日前，中国工程院院士许居衍在题为《复归于道：封装改道芯片业》的报告中指出，经典的2D缩放已经“耗尽”了现有的技术资源，现在通过节点实现性能翻番的方法已经失灵。单片集成电路过去一向强调PPA，即更高的性能（erformance）、更低的功耗（Power）、更小的面积（Area）。这个逻辑方向到了需要修正的时候了！因此3D异质集成、MCP（Multi-Chip Package多芯片封装）、SiP（System-in-Package）、PoP（Packaging on Packaging）等封装技术成为走出2D同质集成的契机。3D异质集成的基础就是IP复用。许居衍院士在报告中非常看好3D异质集成技术的潜力。
什么是芯粒
近年来，芯粒（Chiplet）或成为半导体产业的热门词。在科研界和产业界看来，这是一种可以延缓摩尔定律失效、放缓工艺进程时间、支撑半导体产业继续发展的有效方案。
简而言之，芯粒其实就是一颗商品化的、具有功能（如USB、存储器）特征的裸芯片（die）。从系统端出发，首先将复杂功能进行分解，然后开发出多种具有单一特定功能，可相互进行模块化组装的裸芯片，如实现数据存储、计算、信号处理、数据流管理等功能，并最终以此为基础，建立一个芯粒的芯片网络（未来的电脑系统可能只包含一个CPU芯片和几个GPU，这些GPU都连接到芯粒上，形成芯片网络）。
以前设计一个SoC，是从不同的IP供应商购买一些IP，包括软核（代码）或硬核（版图），结合自家研发的模块，集合成一个SoC，然后在某个制造工艺节点上完成芯片设计和生产的完整流程。芯粒模式时代，对于某些IP，可能不需要自己做设计和生产了，而只需要购买别人己经做好的芯片裸片（die），然后通过先进封装形成一个SiP（System in Package）。所以芯粒也是一种IP，但它是以芯片裸片的形式提供，而不是之前以软件形式提供。
芯粒模式可能带给从上游EDA 工具、IC设计到制造工艺、先进封测等产业链环节颠覆式的创新革命。
芯粒发展现状
理论上，芯粒模式是一种开发周期短且成本较低的方法，提供了先进工艺和主流成熟工艺选择的灵活性，可以将不同节点工艺（10nm、14/16nm及22nm）、不同材质（硅、砷化镓、碳化硅、氮化镓）、不同功能（CPU、GPU、FPGA、RF、I/O、存储器）、不同半导体公司的芯片封装在一起。
目前，芯粒模式还处于发展早期，美国主要围绕DARPA的CHIPS（Common Heterogeneous Integration and IP Reuse Strategies，通用异构集成和IP重用战略）项目发展。在CHIPS项目中，有大型半导体企业如英特尔（Intel）、美光（Micron）等，有EDA工具开发企业如新思科技（Synopsys）、楷登电子（Candence），有大型防务公司诺斯罗普·格鲁门（Northrop Grumman）、洛克希德·马丁（Lockheed Martin）、波音（Boeing）等，还有高校如如密西根大学（University of Michigan）、佐治亚理工学院（Georgia Institute of Technology）、北卡罗莱纳州立大学（North Carolina State University）。
2018年10月，7家公司成立ODSA（Open Domain-Specific Architecture，开放专用域架构）组织，目前组织会员已超过50家，其目标是制定芯粒开放标准、促进形成芯粒生态系统、催生低成本SoC替代方案。换言之，就是将一系列模块化芯片或Chiplets，通过裸芯片和裸芯片（die-to-die）的互连方案封装集成。
迄今为止，已经有很多公司创建了自己的芯粒生态系统。
l 美满电子
美满电子自创始人周秀文（Sehat Sutardja）博士在ISSCC 2015上提出MoChi（Modular Chip，模块化芯片）架构的概念以来，推出了一系列Virtual SoC产品，MoChi可以是许多应用的基准架构，包括物联网、智能电视、智能手机、服务器、笔记本电脑、存储设备等。
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图片来源：ISSCC & Marvell
但遗憾的是，随着创始人周秀文卸任CEO，已经很久没有听到MoChi相关的新消息。
l 赛灵思
2017年Xilinx在HotChip发布第四代堆叠方案VU3xP，2018年推出包含3个16纳米的FPGA和2个DRAM的首款采用CCIX接口的芯片，旨在从裸芯片层面证明CCIX能够支持多核高性能Arm CPU和FPGA加速器实现一致性互联。
l 超微半导体
AMD推出使用芯粒技术生产的代号为“罗马Rome”的第二代霄龙EYPC Zen2架构CPU芯片，内部最多八个7nm CPU裸芯片和一个14nm I/O裸芯片，其中前者只有CPU核心、各级缓存和Infinity Fabric总线端口，得益于新工艺可以获得更小面积、更强性能、更低功耗。后者专门独立出来，集成输入输出、内存控制器、PCIe控制器和Infinity Fabric总线端口，可以更方便、更高效地处理各个CPU核心、不同处理器的互连，而工艺之所以采用14nm，是因为它对新工艺不敏感，老工艺则更加成熟，成本也更低，符合不同IP采用最合适工艺的Chiplet设计原则。
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据悉，AMD还将推出使用芯粒技术生产的代号为“米兰Milan”的第三代霄龙EYPC Zen3架构CPU芯片，内部将集成15个裸芯片，比第二代多出6个裸芯片。
l 英特尔
英特尔针对互联标准的挑战，首先提出了高级接口总线（Advanced Interface Bus，AIB）标准。在DARPA的CHIPS项目中，英特尔将AIB标准开放给项目中的企业使用，旨在推动芯粒标准。AIB是一种时钟转发并行数据传输机制，类似于DDR DRAM接口。目前，英特尔免费提供AIB接口许可，以支持广泛的芯粒生态系统，包括设计方法或服务供应商、代工厂、封装厂和系统供应商。此举将加速AIB标准的快速普及，有望在未来成为类似ARM的AMBA总线的业界标准。
英特尔在2014年公布EMIB（Embeded Multi-Die Interconnect Bridge：嵌入式多硅片互联）技术的基础上，于2018年底，更是将其升级为逻辑晶圆3D堆叠技术，命名为Foveros。使用Foveros技术，在二维平面上可以通过EMIB实现裸芯片之间的互联，在三维垂直方向上还可以使用TSV（Through Silicon Via）实现裸芯片之间的堆叠。每个裸芯片所使用的工艺制程可以不一样，通过高级封装技术进行封装，充分利用2D和3D的空间。
EMIB技术已经在英特尔的Stratix 10 FPGA芯片上使用了，在未来英特尔的CPU/FPGA/GPU/AI等芯片上，我们可以期待Foveros技术的进一步落地。Foveros结合EMIB可以满足各种不同应用、功率范围和外形尺寸的需求，提供低成本、高性能芯片选择。英特尔预计将于2019年下半年推出一系列采用Foveros技术的产品。首款Foveros产品将整合高性能10nm模块芯片和低功耗的22nm基础晶片。
2019年英特尔更是推出Co-EMIB技术，这是2D EMIB技术的升级版，能够将两个或多个 Foveros芯片互连，实现更高的计算性能和数据交换能力，还能够以非常高的带宽和非常低的功耗连接模拟器、内存和其他模块，基本达到单晶片性能。
l 台积电
在2019年6月初于日本京都举办的VLSI Symposium期间，台积电展示了自行设计的一颗芯粒“This”。采用7nm工艺，面积仅仅27.28平方毫米（4.4毫米x6.2毫米），采用CoWos（晶圆级封装）。
图片来源：网络
采用双芯片结构，可以通过添加额外的PHY来进行扩展，芯片不同单元间以及不同芯片之间可以形成互联。其一内置4个Cortex A72核心，另一内置6MiB三缓。标称最高主频为4GHz，实测最高居然达到了4.2GHz（1.375V）。台积电称，这款芯片是为高性能计算平台设计。
与此同时，台积电还开发了新型互连技术LIPINCON，每平方毫米Shoreline带宽密度可以达到67Gbps，针脚速度会达到8.0Gbps，物理层的能耗效率是0.56pJ/b。预估2020年技术落地。
l 极戈科技
极戈科技主打快速芯片设计和制造，提出了一个称为ZiP的集成平台，通过独特的“电路设计+封装+ SDK+算法”，他们利用SaaS的模式提供芯片设计方案，也采用2.5D/3D封装技术。基础芯片是极戈技开发的硅基芯片，上层是第三方的模块芯片，包括传感器、通讯、存储等，从而低成本、高速度地实现小体积，低功耗的系统集成。极戈科技采用Chiplet模式极大地缩短了物联网芯片的研发周期，能够将物联网芯片的设计制造流程从超过1年压缩到2-4周。
图片来源：极戈科技官网
国内在系统集成方面也取得了不错的成绩：
长电科技是中国营收规模最大的封装公司，在先进封装技术和规模化量产能力中保持领先，在eWLB、FO、WLCSP、BUMP、ECP、PoP、SiP、PiP等封装技术已有多年的经验与核心专利的保护，对于Chiplet的发展也已奠定了应对的基础。
华进半导体成功开发小孔径TSV工艺，进而研发成功转接板成套工艺，并且可基于中道成熟工艺实现量产，实现多颗不同结构或不同功能的芯片系统集成。TSV直径小，间距很密，可以实现高密度芯片封装。芯片与芯片之间的互连通过平面内的线路来实现，可以重新分布电源、接地和信号引脚，这些电学信号可以通过TSV，在底部进行信号输入和输出，从而明显降低输入输出引脚数量。功能芯片无需改变现有的结构和设计，与不同芯片组合搭配，具有很高的灵活度和集成度，适合对尺寸有严苛要求的高频高速的电子产品。所有的芯片和互连线被密封，只有几个端口裸露在外，整个系统有更好的密封性和可靠性。同时，转接板还可以进行散热设计，来进行热管理。
图片提供：华进半导体
华天科技开发成功埋入硅基板扇出型3D封装技术，该技术利用TSV作为垂直互联，可以进行异质芯片三维集成，互连密度可以大大高于目前的台积电InFO技术。工艺已经开发完成，与国际客户进行的产品开发进展顺利。
埋入硅基板扇出型3D封装结构示意图（图片提供：华天科技）
通富微电在先进封装技术上积极耕耘。公司拥有wafer level先进封装技术平台（WLCSP、Cu pillar wafer bumping，solder wafer bumping，Au wafer bumping），也拥有wire bond + FC的hybrid封装技术，还成功开发了chip to wafer、Fan-out WLP、Fan-out wafer bumping技术。公司瞄准5G时代的大数据、云计算、数据低延迟要求特点，正积极开发用于高性能计算（HPC）的2.5D interposer高端封装技术。
芯粒的未来
SoC（系统级芯片）的集成度越来越高，先进工艺制程的芯片研发成本和制造成本呈几何级倍数不断攀升。过去，设计一款28纳米芯片的研发成本约为5000万美元，7纳米的研发成本上涨到3亿美元，而未来3纳米芯片的研发成本将达到令人咂舌的15亿美元之巨。已经很少有Fabless公司，能够承受得起这么昂贵的前期投入了。
数据来源：International Business Strategies, Inc.
随着芯片制程从10nm7nm到5nm再到未来的3nm，每一次制程缩减所需要的成本和开发时间都在大幅提升。而且，当芯片制程接近1nm时，就将进入量子物理的世界，现有的工艺制程会受到量子效应的极大影响。而先进的工艺的玩家越来越少，10纳米以下玩家未来可能只有台积电、三星电子（Samsung）、英特尔、中芯国际（SMIC）。
一切都表明后摩尔定律时代确已降临。产业界确实有了很多变化。
许居衍院士在报告中还指出，后摩尔时代的单片同质集成向三维多片异构封装集成技术“改道”是重要趋势，因为三维多片异构封装可以提供更高的带宽、更低的功率、更低的成本和更灵活的形状因子。当前，ODSA组织正在制定定芯粒开放标准、促进形成芯粒生态系统、 催生低成本SoC替代方案，在不久的将来，产吕公司就可以根据需求灵活选择来自多个供应商的最佳芯粒，因此，降低了单片SoC高NRE的挑战，赢得快速上市时间的好处。许居衍院士还表示，芯粒的搭积木模式集工艺选择、架构设计、商业模式三大灵活性于一体，有助力活跃创新，可以推动微系统的发展、推进芯片架构创新、加快系统架构创新、加速DSA/DSL发展、推动可重构计算的发展和软件定义系统发展。
巧合的是，中芯国际联合首席执行官赵海军博士在日前的题为《立足中国，布局未来，迎接集成电路产业新发展》的报告中同样看好芯粒模式。他在报告中表示，摩尔定律红利剩下的节点不多了，但系统的复杂度需求仍将按原来的轨道继续走下去，多出来的部分功能放在另外的芯片里，然后类似积木一样拼接堆叠起来，循环往复，以至无穷；同时工艺技术的学习曲线成本太高，把一个大芯片分成几个小芯片来生产，可以避免裸芯片的尺寸继续增大，各个裸芯片可以使用不同的最佳工艺，使得良率大大提高，提前完成升级换代；而且新一代大芯片全覆盖开发成本太高，重复使用原有节点设计的IP，可以有效节省费用和加快上市时间；但是，不同人独立设计的单芯片，如CPU和存储器，在组合的时候性能损失严重，就像限速和红灯使得宝马车和丰田车跑得一样慢 ，所以需要多芯片组合的归一化设计。因为不同的芯粒需要协同设计，通过同一个设计师或者使用同一个通信IP，而产品公司不愿意让一家晶圆代工公司把所有的芯粒都做了，所以不会全盘采用晶圆代工公司提供的IP方案，从而为封装代工公司提供了机会，未来封装代工公司可以提供更多的公用IP来支撑芯粒模式。
而刚于2019年7月正式加入武汉弘芯的前台积电共同运营官蒋尚义也表示，美国DARPA推动的电子产业振兴计划（ERI）推动芯粒模式，开始启动主导标准，蒋尚义建议国内建立本土一套自己的芯粒标准，促进中国实现自己的标准。
芯粒模式的挑战
许居衍院士在报告中强调，芯粒模式成功的关键在于芯粒的标准和接口。作为一种创新，芯粒模式存在多种挑战。
首先是来自技术层面。芯粒的组装或封装尚缺乏统一的标准。目前各大玩家都有自家的方案，尽管各家的名称不同，但归总离不开硅通孔、硅桥和高密度FO技术，不管是裸片堆叠还是大面积拼接，都需要将互连线将变得更短，要求互连线做到100%的无缺陷，否则整个芯片无法工作。
其次是质量保障问题。相对传统软IP，芯粒是经过硅验证的裸芯片，可以保证物理实现的正确性。但如果其中的一个裸芯片有问题，则整个系统都会受影响，代价很高。因此要保证芯粒100%无故障。当然这其中也包括集成后的测试，封装后，可能有部分芯粒可能完全无法直接从芯片外部管脚直接访问，给芯片测试带来的新的挑战。
第三就是散热问题。几个甚至数十个裸芯片封装在一个有限的空间中，互连线非常短，让散热问题变得更为棘手。
第四是芯片网络问题。尽管每个芯粒本身设计不会发生死锁，其通信系统都可以很好地工作，但是当它们全部连接在一起形成芯片网络时，就可能出现了交通死锁与流量堵塞问题。超微半导体研究人员最近提出一种消除死锁难题的方案，如果能够彻底解决死锁问题，那么芯粒将为未来计算机设计的发展带来新的动力。
第五是供应链重塑问题。在芯粒模式下，EDA工具提供商、芯片提供商、封测提供商都要有所改变。比如芯粒模式中出现的问题可能最终都需要通过EDA工具的改进来给出答案，需要EDA工具从架构探索、到芯片实现、甚至到物理设计提供全面支持。还有来自不同的芯片提供商的裸芯片进入封装提供商工厂的进度同步问题。
谁将笑到最后
好比扑克游戏，“掼蛋”是在原有的扑克游戏 “跑得快”和“八十分”基础上发展演化而来，掼蛋的最大魅力在于牌际组合间的变数，新手往往先把牌配死，并拟好出牌计划，然后守株待兔，这是初级阶段的呆板打法，完美的静态组合加上动态变化才是取胜之道。
芯粒模式就是一个新牌局，芯粒模式及其商业化还在探索中，商业模式创新可能会带来新的出路。
芯片设计公司可以将自家的芯片以IP方式提供，IP供应商可以将软核以硬核的方式提供，芯片制造商和封装测试供应商可以提供整体的封装方案，分销商也可以提供进行芯片整合。甚至某些天才工程师完全可以成立独立设计工作室，去做自己擅长的特定功能芯片，然后以芯粒模式出售给芯片产品公司。
封装进入新阶段，笑看天下风云起。芯粒模式将极大改变封装业的格局，进而改变整个芯片产业格局。
