应用于高速数据采集系统的超低抖动时钟电路

可以看到，f in 、t jrms 、ε、V NOISErms 与外部输入相关，可以通过降低采样时钟抖动、降低电源噪声和提高模拟输入信号品质等途径，提高 ADC 的有效位数 ENOB。应用举例：在输入信号频率 f in =125 MHz且要求 ADC有效位 ENOB=10 bits情况下，根据式（2，3）得到：等效抖动 t jrms =1.02 ps，此处的等效抖动包括了 ADC 的自身因素和各种外界因素的贡献，实际对采样时钟抖动的要求更高。若在输入信号频率 f in =125 MHz 且要求 ADC 有效位 ENOB=14 bits 情况下，根据式（2）和式（3）得到：等效抖动 t jrms =64 fs。可以看出，对于高频输入模拟信号且高有效位的 ADC设计，低抖动的时钟设计是一个关键，降低采样时钟抖动，不仅能够提高 ADC有效位 ENOB，还能够提高 ADC的模拟输入带宽。

关于相位抖动的频率积分区间[f 1 ，f 2 ]，理论上讲，积分区间下限 f 1 应该尽量低，f 1 为 1 Hz、10 Hz等，带宽上限应尽量高，f 2 为 2 f 0 、 +∞ 。实际使用时，需要根据应用场合调整频率积分区间，例如：光纤通道的时钟抖动的积分区间为[637 kHz,10 MHz]，10 GHz以太网 XAUI中时钟抖动的积分区间为[1.875MHz,20 MHz]，SATA/SAS的时钟抖动的积分区间为[900 kHz,7 MHz] 。

图 1为时钟产生电路的原理图。高稳参考信号源采用的是 Crystek公司的 CCHD‑950‑25‑100M：输出频率 为 100 MHz  ，实 际 测 量 其 时 钟 抖 动 为 135 fs[10 kHz,10 MHz]；高速信号扇出芯片采用 HITTITE公司的 HMC987LP5GE 芯片，用于低噪声时钟分配，可以完成 1∶9扇出缓冲器功能。

图 1 时钟产生电路原理图

时钟抖动测试仪器采用 ROHDE&SCHWARZ 公司的 FSW13频谱与信号分析仪，采用标准配件，在进行频谱分析时，积分区间[10 kHz,10 MHz]。

采用直流电压源供电，直流电压源型号 Agilent E3631A，通过 SPI 配置 HMC1035 芯片，测量HMC1035在整数模式和小数模式输出时钟的抖动，其它工作条件都相同，得到表 1。表 1中 HMC10352500 MHz‑50M Hz‑integer 表示 HMC1035 频率综合芯片工作条件为整数模式、50 MHz 鉴相器（Phase detector，PD）频 率 、2 500 MHz 压 控 振 荡 器（Voltage controlled oscillator，VCO）频 率 。HMC1035 2 500 MHz‑50 MHz‑fractional 表示 HMC1035 频率综合芯片工作条件为小数模式、50 MHz PD 频率、2 500 MHz VCO 频率。测量得到高稳参考信号输出的 100 MHz对应的时钟抖动典型值为 135 fs（以下简称为 100 MHz VCXO jitter），高速信号扇出后的 100 MHz信号时钟抖动典型值为 152 fs（以下简称为HMC987 fanout jitter），以下表 1重复部分不再赘述。

整数模式下锁相环（Phase lock loop, PLL）的输出分频率受限于 PD 的频率步进。小数模式的优点在于可以提高 PLL 的输出分辨率，显著改善锁定时间，但是小数模式下工作的 PLL 的输出杂散水平较高，影响时钟抖动指标。可以看到：小数模式下的输出时钟抖动明显高于整数模式下的输出时钟抖动 。原因在于整数模式下，不使用 Σ‑Δ 调制器，降低了引入的时钟抖动。按照抖动的平方根值理论，可以看到 Σ‑Δ 调制器的抖动贡献约为 (123 2 -98 2 ) 0.5 =74 fs（2 500 MHz输出频率，单次，未考虑统计涨落）。此处同时给出 2 488,622,77.76 MHz的输出时钟抖动测量值，是为了与手册给出的典型值进行对比。

采用直流电压源供电，HMC1035工作在整数模式下，PD 工作频率为 100，50，10，1 MHz，测量输出时钟抖动性能，结果如表 2所示，分析 PD工作频率对输出时钟抖动的影响。

PD 有 2个输入端，一端接参考输入频率 f xtal 的 R 分频，一端接 VCO 工作频率 f VCO 的 N 分频。PD 稳定工作在整数模式时，PD 无偏置，电流为 0，此时，只需要考虑 PD 工作频率 f PD 对输出时钟抖动的贡献，f PD 表示为

PD 将 f VCO 的 N 分频的反馈频率与输入参考频率的某一分频形式进行鉴相，输出一个电流，经过积分和外部环路滤波，产生一个电压，这个电压驱动 VCO 提高或者降低频率，使 PD 的输出电流的等效电压接近 0，达到平衡。提高 f PD ，可以降低输出时钟相位噪声，相位噪声是在 PD 的最高工作频率上加20 logR，因此 R 越大，PD 工作频率越低，相位噪声越差，R 增大一倍，相位噪声降低 3 dB，应该使用可行的 PD 最高工作频率，但实际往往需要均衡。文章表格描述的大部分 HMC1035的输出时钟抖动都是基于 50 MHz的 f PD ，该 f PD 为器件手册推荐工作频率；但是 f PD 为 100 MHz时，HMC1035的输出时钟抖动指标更优，只是锁定时间增加，功耗增加。

HMC1035芯片在正常工作时，其功耗比较高，为保证 PLL的输出性能，需要选择好供电方式，并做好电源的去耦和 PCB 散热等工作。在保证电源去耦的前提下，分析了直流电压源（Agilent E3631A）供电和 DC/DC 开关电源（PTH08T240W）供电对 PLL 芯片输出性能的影响，如表 3所示。另外给出了直流电压源供电时 HMC1035的典型相位噪声曲线（图 3）。

可以看出，开关电源供电对整个系统的性能影响很大，不仅增加了 HMC1035的输出时钟抖动，而且增加了信号路径上的所有时钟抖动。开关电源供电对 HMC1035 的输出时钟抖动贡献较大，预估约为 90 fs（2 500 MHz 输出频率，单次，未考虑统计涨落），其贡献主要来源于开关频率及其高次谐波的影响。采用外部直流电压源供电后，HMC1035 的输出频谱上，在 300kHz 的开关频率附近依然有毛刺，如图 3 所示。这是因为 SPI 配置 HMC1035、HMC987 的工作状态的芯片由开关电源供电，SPI配置线路上未做好隔离处理，电源噪声通过 SPI 配置线路耦合到 HMC1035电路板上引起 。

受限于测量仪器的指标限制，本次实验给出的时钟抖动的积分区间为[10 kHz,10 MHz]，器件手册给出的时钟抖动指标的积分区间为[12 kHz,20 MHz]，根据测量得到的噪声功率谱密度图，可以从理论上推出积分区间[12 kHz,20 MHz]的时钟抖动 。

可以看到，针对低频输入信号、对有效位要求不高等情况时，采样时钟抖动对 ADC 有效位的影响较小，甚至可以忽略，这时需要注意低噪声的模拟信号调理电路设计和电源完整性设计等。针对高频输入信号、对有效位要求高等情况时，采样时钟抖动对 ADC 有效位的影响很大，需要精心设计采样时钟等以充分提高数据采集系统的模拟输入带宽和有效位。