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半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。半导体封测是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。

封装过程为：

来自晶圆前道工艺的晶圆通过划片工艺后，被切割为小的晶片，然后将切割好的晶片用胶水贴装到相应的基板（引线框架）架的小岛上，再利用超细的金属（金、锡、铜、铝）导线或者导电性树脂将晶片的接合焊盘连接到基板的相应引脚，并构成所要求的电路；然后再对独立的晶片用塑料外壳加以封装保护。

塑封之后，还要进行一系列操作，如后固化、切筋和成型、电镀以及打印等工艺。封装完成后进行成品测试，通常经过入检、测试、和包装、等工序，最后入库出货。

典型的封装工艺流程为：划片 装片 键合 塑封 去飞边 电镀 打印 切筋和成型 外观检查 成品测试 包装出货。

半导体封装产业背景

芯片的生产流程主要分为三部分，设计-制造-封测。

封测外包是全球半导体分工的产物：

1968 年，美国公司安靠的成立标志着封装 测试业从 IDM 模式中独立出来。1987 年台积电的成立更进一步推动了半导体的 分工合作模式，台积电的成功带动了本地封测需求，中国台湾因此成为全球封测重地。全球前十大外包封测厂中有 6 家来自中国台湾，包括全球封测龙头日月光。根据 Yole 的数据，2019 年全球封装市场规模达 680 亿美元（包括外包和 IDM），预计到 2025 年达到 850 亿美元，年均复合增速为 4%。

先进封装是后摩尔时代的必然选择：随着晶圆代工制程不断缩小，摩尔定律逼 近极限，先进封装是后摩尔时代的必然选择，包括倒装、晶圆级封装、扇出型封 装、3D 封装、系统级封装等。我们认为先进封装将会重新定义封装在半导体产 业链中的地位，封装环节对芯片性能的影响将会提高。根据 Yole 的数据，2019 年全球先进封装市场规模为 290 亿美元，预计到 2025 年达到 420 亿美元，年 均复合增速约 6.6%，高于整体封装市场 4%的增速和传统封装市场 1.9%的增速。

晶圆代工企业入局先进封装领域：由于先进封装在半导体产业中的地位在提高 以及晶圆代工制程的物理极限临近，晶圆代工厂开始布局先进封装技术，以保证 未来的竞争地位。台积电于 2008 年底成立集成互连与封装技术整合部门，重点 发展扇出型封装 InFO、2.5D 封装 CoWoS 和 3D 封装 SoIC。至今，在先进封 装领域，台积电的领先地位突出，2019 年台积电封装收入在外包封测企业中排 名第 4，约 30 亿美元。中芯国际也于 2014 年与长电科技成立中芯长电，提供 中段硅片制造和封测服务，2019 年先进封装相关业务实现收入 4.76 亿元，占比 2.2%。先进封装对凸块制造、再布线等中段硅片级工艺需求增加，而且技术难 度也不断提高，晶圆代工企业在该领域积累深厚，相比传统封测厂具有一定优势。但传统封测厂商在技术完备性方面具有优势，因此两者的合作有望更加紧密。

封测在半导体行业中的位置

集成电路是电子信息产业的基石，而IC设计作为集成电路产业链上游，是最具发展活力和创新的重要环节，具有高投入、高风险、高产出的特点。
近年来中国芯片设计产业在提升自给率、政策支持、规格升级与创新应用等要素的驱动下，保持了高速成长的趋势。根据SEMI数据，我国芯片设计行业保持了较快的增长态势，2020年我国芯片设计行业销售额首次突破500亿美元，全行业设计企业数量为2218家，同比增长24.6%。

根据芯片的制造流程，分为主产业链和支撑产业链。主产业链分为设计、制造和封测。其中，芯片设计是关键，芯片制造最难突破，芯片封测国内已经发展到全球先进水平。支撑产业链包括IP、EDA、材料和设备。

芯片设计 - 芯片制造主产业链关键环节

芯片设计在集成电路产业链的上游顶端，行业公司具有较大的价值量，行业整体呈现出“小而美”的特征，是半导体产业链中赚钱的环节。整体毛利率都在30%以上，都属于轻资产模式，固定资产周转率及ROE水平处于相对较高位置。其包含电路设计、版图设计和光罩制作。设计方面的主要环节是电路设计，需要考虑多方面因素以及涉及多元知识结构。版图设计和光罩制作可以借助计算机程序。芯片设计主要由于芯片核心的底层架构（知识产权和技术壁垒）被掌握在少数厂商手中，专利费可能达到设计成本的50%以上。

芯片设计流程

芯片设计流程主要可分为前端设计（Front end）与后端设计（Backend），其中前端设计（也称为逻辑设计）主要涉及芯片的功能设计，后端设计（也称为物理设计）主要涉及工艺有关的设计，使其成为具备制造意义的芯片。
芯片设计和生产流程图:

细分来看，设计从功能到布线基本分为五个步骤，在设计过程中涉及芯片硬件设计和软件协同。芯片设计流程包含RTL编写、功能验证、逻辑综合、形式验证、DFT（Design for Testability）、布局布线、Sign Off、版图验证等多个流程。

芯片设计运作模式

上世纪80年代，电子行业出现了几种新的分工模式，包括IDM模式、Fabless模式和Fundary模式。在台积电成立以前，半导体行业只有IDM一种模式。IDM模式的优势在于资源的内部整合优势，以及具有较高的利润率。IDM（IntegratedDeviceManufacture）模式，即由一个厂商独立完成芯片设计、制造和封装三大环节，英特尔、三星和德州仪器是全球最具代表性的IDM企业。

Fabless即无晶圆制造的设计公司，是指专注于芯片设计业务，只负责芯片的电路设计与销售，将生产、测试、封装等环节外包的设计企业，代表企业有高通、博通、英伟达、AMD等。Foundry即晶圆代工厂，指只负责制造、封测的一个或多个环节，不负责芯片设计，可以同时为多家设计公司提供服务的企业，代表企业有台积电、中芯国际、格罗方德等。设计与制造的分工逐渐盛行，自身没有工厂的Fabless设计公司和专门提供半导体生产服务的代工企业分工合作的生产方式慢慢地发展了起来。这种分工的好处是使得设计公司可以避免大规模的工厂投资，将更多精力聚焦在芯片设计方面，而代工企业凭借规模优势，在生产方面降低成本。日本的半导体企业则没有采用这种设计和制造分工的方式，仍然坚持垂直一体化的生产方式。这样做的结果是当销售额减少的时候，由于前期的巨额投资，折旧费用依然庞大，导致企业利润承压，对后续的生产经营造成影响。

芯片设计竞争格局

IC设计行业中少数巨头企业占据了主导地位，其中美国IC设计行业处于领先地位。根据分析机构ICinsights发布全球前15大半导体公司在2021年第一季度的表现状况显示，前15大半导体企业中，营收增长最高的四位AMD（93%）、联发科（90%）、高通（55%）、英伟达（51%）都是无晶圆IC设计厂商，第一季度营收年增长都超过了50%。国内半导体产业链上游芯片设计环节公司主要涉及的领域包括存储芯片、射频芯片、图像传感器芯片、生物识别芯片、模拟器件芯片、WiFi芯片等，以及功率芯片、电源控制芯片、功能控制芯片等多个领域。国内芯片设计总体来说体量尚小，芯片设计企业与全球主要对标企业的营收差距较大，大部分企业不到对标企业营收规模5%。相比之下，国外细分领域的芯片设计龙头公司收入基本都在上百亿美金的水平。相关企业主要有华为的海思半导体、紫光展锐、北京豪威、中兴微电子、华大半导体、汇顶科技、格科微、卓胜微、瑞芯微和兆易创新等。通过产业链上下游配合，国内芯片设计领域的细分龙头已经开始逐渐能够满足国内客户的部分替代性供应，这将给这些细分龙头带来较好的成长机遇和较大的市场空间。

半导体晶圆代工

自2020年下半年以来，晶圆代工产能持续紧张，在驱动IC和功率器件等需求刺激下，主要晶圆代工产能利用率均超过95%，维持较高位置。
一方面是因为行业一直处于供不应求的状态，而且已经持续了约一年时间。另一方面，华为禁令效应也在客观上起到了促进作用。近期，全球几大晶圆代工厂将今年二季度代工价较上一季度再次上调10-20%，整体涨幅与第一季度相似。但从个别合同来看，部分代工价涨幅高达50%。即便是所有晶圆代工厂的产线都处于满载状态，也加大了付运晶圆的数量，当下的产能紧缺情况依旧难以缓解，而其中8英寸晶圆代工厂产能最为紧张。

晶圆制造是半导体产业最关键、市场份额最大的核心环节。

主要以晶圆为原材料，将光掩模上的电路图形信息大批量复制到晶圆上，并在晶圆上大批量形成特定集成电路结构的过程，其技术含量高、工艺复杂，在芯片生产过程中处于至关重要的地位。20世纪60年代中后期，随着产业规模的扩大和工业技术的提升，专业化分工的优势逐步显现，于是集成电路制造设备业、材料业逐渐从IDM分离，作为辅助支撑行业发展起来。20世纪80年代，随着制造工艺水平的提高，集成电路的产线建设、工艺研发及人才和资本需求不断增加，多数IDM不愿或无力承担巨额投入所带来的风险，于是只专注于集成电路芯片制造的企业兴起。随着先进光刻技术、3D封装技术等不断涌现，各种先进工艺不断改进和完善，集成电路已由本世纪初的0.35微米的CMOS工艺发展至纳米级FinFET工艺，同时，作为集成电路的衬底，晶圆的直径已经由最初的6英寸、8英寸增长到现在的12英寸。8英寸晶圆主要用于成熟制程及特种制程，主要用于需要特征技术或差异化技术的产品，包括功率芯片、图像传感器芯片、指纹识别芯片、MCU、无线通信芯片等，涵盖消费电子、通信、计算、工业、汽车等领域。12英寸晶圆则主要用于制造CPU、逻辑IC和存储器等高性能芯片，在PC、平板电脑和移动电话等领域应用较多。

晶圆代工市场格局：一超三强

晶圆代工是典型的寡头垄断型行业，技术、人才、资本缺一不可。且代工技术迭代快，马太效应明显。从市场格局来看，2020年全球市场前五的晶圆代工市占率达90%，台积电以56%的市场占有率处于绝对领先的地位，三星和联电分列第二、第三，大陆厂商中芯国际暂列第五。在目前台积电的逻辑技术中，最先进制程已从7nm交棒给5nm，很快将由3nm继承。相较于5nm制程，3nm制程速度增快15%，功耗降低30%，逻辑密度增加70%。3nm将持续采用FinFET结构，计划于2022年下半年在晶圆18厂量产，“将成为世界上最先进的技术”。2020年台积电资本开支为186亿美金，2021年可达到300亿美金，预计3年内总投资将达1000亿美元。SEMI的数据显示，2017-2020年间全球投产的半导体晶圆厂为62座，其中有26座设于中国大陆，占全球总数的42%。并预计从2020年到2024年至少新增38个12英寸晶圆厂。

全球晶圆厂持续扩产：

资料来源：平安证券

国内12英寸晶圆制造厂产品主要包括两大方向，一方面为主攻先进制程代工和特色工艺的晶圆厂，包括中芯国际、华虹、粤芯等；另一方向主要是以存储晶圆制造为主攻方向的晶圆厂，包括长江存储、合肥长鑫、福建晋华、武汉新芯等。中芯国际拥有3座8英寸晶圆厂和5座12英寸晶圆厂（含合资控股），遍布北京、天津、上海等地。华虹集团拥有3座8英寸晶圆厂和3座12英寸晶圆厂，8英寸晶圆厂月产能约18万片，12英寸晶圆月产能约4万片，位于上海和无锡。同时华润微电子、上海先进（积塔半导体）、士兰微等公司拥有8英寸晶圆厂，武汉新芯和粤芯半导体等公司只有12英寸晶圆厂。领先厂商通过提前量产获取订单，分摊工厂折旧，进而继续研发下一代工艺，使得后进厂商在先进制程工艺上的投资低于预期回报而放弃竞争，以此扩大市场份额、形成壁垒。

全球晶圆厂巨头积极布局先进制程

目前领先工艺（5nm+7nm）占据25%左右的市场份额，主要用于CPU、GPU等超大规模逻辑集成电路的制造。3nm技术有望在2022年前后进入市场。全球前十大晶圆代工厂商均在积极布局先进制程。当前5nm及更先进制程仅有台积电和三星两个头部玩家，格罗方德和联华电子因市场竞争激烈、资本开支过大已退出14/12nm以下制程开发，专注于现有成熟制程，英特尔位于10nm+制程（与台积电7nm性能接近），更低制程由于投入过大进度也趋缓。中芯国际因此在先进制程方面竞争对手减少，资本开支方面从2017年开始也超越了联电，中芯国际正加速追赶头部玩家。为建设5nm产线，2020年台积电计划全年资本性支出高达184亿美元。先进制程不仅需要巨额的建设成本，而且也提高了设计企业的门槛，根据IBS的预测，3nm设计成本将会高达5-15亿美元。各公司未来技术节点的预测:

国外瓦纳森协议以及对于华为的制裁体现了在国内形成自主可控的半导体产业链的重要性，半导体制造是产业链中最关键的一环，未来芯片代工领域马太效应会愈加明显。随着台积电等晶圆厂龙头开启新一轮扩产周期、技术升级、晶圆产能向大陆转移以及国内政策的大力支持，产业链有望迎来新一轮景气周期。

半导体封测

封测行业位于集成电路产业链末端，是劳动密集型行业。作为我国半导体领域优势最为突出的子行业，在当前国产半导体产业链中，国产化程度最高、行业发展最为成熟。

相对半导体设计、制造领域来说，技术壁垒、对人才的要求相对较低，是国内半导体产业链与国外差距最小环节。

目前国内封测市场在全球占比达 70%，行业的规模优势明显，更多是通过资源整合和规模扩张来推动市占率的提升。随着上游的芯片设计公司选择将订单回流到国内，大批新建晶圆厂产能的释放以及国内主流代工厂产能利用率的提升，晶圆厂的产能扩张也势必蔓延至中下游封装厂商，将带来更多的半导体封测新增需求。

封装测试产业链

封装测试位于半导体产业链的中下游，包括封装和测试两个环节。根据Gartner测算，封装和测试在整个封测流程中的市场份额占比约为80%~85%和15%~20%。封装是对制造完成的晶圆进行划片、贴片、键合、电镀等一系列工艺，以保护晶圆上的芯片免受物理、化学等环境因素造成的损伤，增强芯片的散热性能，以及将芯片的I/O端口引出的半导体产业环节。封装本质上是集成电路产业链中赚钱最难的行业，需要通过不断加大投资来赚取每一块钱上的边际增量，技术门槛低，规模效应使得龙头增速快于小企业。当前封装仍然是一个处于不断增长中的增量市场，先进封装是增量主要来源。

在后摩尔定律时代，芯片制程的特征尺寸逐渐接近物理极限，以SiP、3D堆叠等为代表的先进封装技术成为延续摩尔定律的途径之一，由此带动封装在电子系统内的功能定位逐步升级。测试是保障成品质量稳定、控制系统损失的关键工艺。

测试主要是对芯片、电路等半导体产品的功能和性能进行验证的步骤，其目的在于将有结构缺陷以及功能、性能不符合要求的半导体产品筛选出来，以确保交付产品的正常应用。集成电路封装技术的演进主要为了符合终端系统产品的需求，为配合系统产品多任务、小体积的发展趋势，集成电路封装技术的演进方向即为高密度、高脚位、薄型化、小型化。

封装技术演进图：

技术上的局限本质上决定了封测企业的R&D不高同时，封测企业技术可以通过IDM授权获得因此相对来说封测R&D占比不高也会决定进入壁垒不高但国内企业的R&D占比显著高于海外，tier1还是占据规模优势。

封测行业竞争格局解读

封测企业率先跻身全球集成电路产业链分工，充分享受全球半导体行业增长带来的行业红利。全球集成电路企业主要分为两类，一种是涵盖集成电路设计、制造以及封装测试为一体的垂直整合型公司（IDM公司），例如三星、英特尔、海力士等独立专业化的公司。另外一种则是将IDM公司进行拆分形成独立的公司，可以分为IC设计公司、晶圆代工厂及封装测试厂，全球知名封装测试厂包括安靠、日月光、长电科技、通富微电等。

全球封测行业历年竞争格局变化：

国封装业起步早、发展快，但目前仍以传统封装为主。虽然近年中国本土先进封测四强（长电 、通富 、华天 、晶方 ）通过自主研发和兼并收购，已基本形成先进封装的产业化能力。根据TrendForce数据，2020年二季度本土厂商长电/华天/通富分别以13.4%/6.4%/5.7%的市占率位居全球封测市场的第三/第六/第七。2020年第二季度全球前十大半导体封测厂商:

图表来源：Gartner, 华泰证券

长电科技具有广泛的技术积累和产品解决方案，包括有自主知识产权的Fan-outeWLB、WLCSP、Bump、PoP、fcBGA、SiP、PA封装等领先技术。业务覆盖国际、国内众多高端客户，全球前二十大半导体公司中有85%为公司客户。华天科技正在逐渐形成天水，西安，昆山三线发展的格局。三地定位不同，也没有重复的客户，针对不同客户需求，发展各自的拳头产品，形成协同效应。西安的QFN和BGA产线处于鼎盛时期，而昆山是公司发展的重点，未来的增速也将是最快的。

华天科技的核心客户包括FPC、汇顶、展讯、MPS、PI、SEMTECH、ST等。通富微电已在崇川、南通、合肥、厦门、苏州、马来西亚槟城六地拥有包括Bumping、WLCSP、FC、BGA、SiP等先进封装技术。

根据公司2020年中报，通富已与国内包括中兴微电子、联发科、展锐、汇顶科技、卓胜微、兆易创新、博通集成、韦尔科技等半导体知名企业顺利推进新品研发，同时大力拓展日韩及欧洲市场并深耕三星、罗姆、三垦、索喜科技、松下、AMS、Nordic、Dialog等企业。近几年的并购经历让中国封测企业快速发展，得到了技术和市场，但由于中美贸易战的影响以及可选并购标的减少，中国封测行业未来的发展方向将是：自主研发+国内整合。

封测行业毛利率均值20%，对比代工业，方差波动小，技术的演进无法显著提升毛利水平。封测业更多通过规模和资源的推动市占率提升，技术不是绝对壁垒，后来者有机会分享蛋糕。

随着先进节点走向10nm、7nm、5nm，研发生产成本持续走高，良率下降，摩尔定律趋缓，半导体行业逐渐步入后摩尔时代。目前封测行业正在经历从传统封装（SOT、QFN、BGA等）向先进封装（FC、FIWLP、FOWLP、TSV等）的转型。先进封装技术不仅可以增加功能、提升产品价值，还有效降低成本，成为延续摩尔定律的关键。作为集成电路产业链不可缺少的一部分，半导体封测得益于对更高集成度的需求，随着5G应用、AI、IoT等新兴领域的驱动，市场规模快速扩大，我国封测行业仍然有望保持高增长。

半导体封测行业概述

半导体的生产过程可分为晶圆制造工序（Wafer Fabrication）、封装工序（Packaging）、测 试工序（Test）等几个步骤。其中晶圆制造工序为前道（Front End）工序，而封装工序、测试 工序为后道（Back End）工序。封装是指将生产加工后的晶圆进行切割、焊线塑封，使电路与 外部器件实现连接，并为半导体产品提供机械保护，使其免受物理、化学等环境因素损失的工艺。测试是指利用专业设备，对产品进行功能和性能测试，测试主要分为中测和终测两种。

为什么要封测？

封装是对制造完成的晶圆进行划片、贴片、键合、电镀等一系列工艺，以保护晶圆上的芯片免受物理、化学等环境因素造成的损伤，增强芯片的散热性能，以及将芯片的I/O端口引出的半导体产业环节。

封装本质上是集成电路产业链中赚钱最难的行业，需要通过不断加大投资来赚取每一块钱上的边际增量，技术门槛低，规模效应使得龙头增速快于小企业。当前封装仍然是一个处于不断增长中的增量市场，先进封装是增量主要来源。

在后摩尔定律时代，芯片制程的特征尺寸逐渐接近物理极限，以SiP、3D堆叠等为代表的先进封装技术成为延续摩尔定律的途径之一，由此带动封装在电子系统内的功能定位逐步升级。测试是保障成品质量稳定、控制系统损失的关键工艺。

测试主要是对芯片、电路等半导体产品的功能和性能进行验证的步骤，其目的在于将有结构缺陷以及功能、性能不符合要求的半导体产品筛选出来，以确保交付产品的正常应用。集成电路封装技术的演进主要为了符合终端系统产品的需求，为配合系统产品多任务、小体积的发展趋势，集成电路封装技术的演进方向即为高密度、高脚位、薄型化、小型化。

封测的意义重大，获得一颗IC芯片要经过从设计到制造漫长的流程，然而一颗芯片相当小且薄，如果不在外施加保护，会被轻易的刮伤损坏。此外，因为芯片的尺寸微小，如果不用一个较大尺寸的外壳，将不易以人工安置在电路板上。而这个时候封测技术就派上用场了。

封测有着安放、固定、密封、保护芯片和增强电热性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁——芯片上的接点用导线连接到封测外壳的引脚上，这些引脚又通过印制板上的导线与其他器件建立连接。因此，封测对集成电路起着重要的作用。

下面分别讲解封测的作用。

1、保护

半导体芯片的生产车间都有非常严格的生产条件控制，恒定的温度、恒定的湿度、严格的空气尘埃颗粒度控制及严格的静电保护措施，裸露的装芯片只有在这种严格的环境控制下才不会失效。但是，我们所生活的周围环境完全不可能具备这种条件，低温可能会有-40°C、高温可能会有60°C、湿度可能达到100%，如果是汽车产品，其工作温度可能高达120^C以上。同时还会有各种外界的杂质、静电等等问题会侵扰脆弱的芯片。所以需要封测来更好的保护芯片，为芯片创造一个好的工作环境。

2、支撑

支撑有两个作用，一是支撑芯片，将芯片固定好便于电路的连接，二是封测完成以后，形成一定的外形以支撑整个器件、使得整个器件不易损坏。

3、连接

连接的作用是将芯片的电极和外界的电路连通。引脚用于和外界电路连通，金线则将引脚和芯片的电路连接起来。载片台用于承载芯片，环氧树脂粘合剂用于将芯片粘贴在载片台上，引脚用于支撑整个器件，而塑封体则起到固定及保护作用。

4、散热

增强散热，是考虑到所有半导体产品在工作的时候都会产生热量，而当热量达到一定限度的时候便会影响芯片的正常工作。事实上，封装体的各种材料本身就可以带走一部分热量，当然，对于大多数发热量大的芯片，除了通过封测材料进行降温外，还需要考虑在芯片上额外安装一个金属散热片或风扇以达到更好的散热效果。

5、可靠性

任何封装都需要形成一定的可靠性， 这是整个封装工艺中最重要的衡量指标。原始的芯片离开特定的生存环境后就会损毁，需要封装。芯片的工作寿命，主要决于对封装材料和封装工艺的选择。

封测的类型和流程

目前总共有上千种独立的封测类型并且没有统一的系统来识别它们。有些以它们的设计命名（DIP，扁平型，等等），有些以其结构技术命名（塑封，CERDIP，等等），有的按照体积命名，其他的以其应用命名。

芯片的封测技术已经历经好几代的变迁，技术指标一代比一代先进，包括芯片面积与封测面积之比越来越接近，使用频率越来越高，耐温性能越来越好，以及引脚数增多，引脚间距减小，重量减小，可靠性提高，使用更加方便等等，都是看得见的变化。本文在此不做过多叙述，感兴趣的可以自行寻找并学习封装类型。

下面讲解一下封测的主要流程：

封装工艺流程 一般可以分为两个部分，用塑料封装之前的工艺步骤成为前段操作，在成型之后的工艺步骤成为后段操作。基本工艺流程包括：硅片减薄、硅片切割、芯片贴装、成型技术、去飞边毛刺、切筋成型、上焊锡打码等工序，下面就具体到每一个步骤：

一、前段：

背面减薄（back grinding）：刚出场的圆镜（wafer）进行背面减薄，达到封装需要的厚度。在背面磨片时，要在正面粘贴胶带来保护电路区域。研磨之后，去除胶带。

圆镜切割（wafer Saw）：将圆镜粘贴在蓝膜上，再将圆镜切割成一个个独立的Dice，再对Dice进行清洗。

光检查：检查是否出现废品

芯片粘接（Die Attach）：芯片粘接，银浆固化（防止氧化），引线焊接。

二、后段：

注塑：防止外部冲击，用EMC（塑封料）把产品封测起来，同时加热硬化。

激光打字：在产品上刻上相应的内容。例如：生产日期、批次等等。

高温固化：保护IC内部结构，消除内部应力。

去溢料：修剪边角。

电镀：提高导电性能，增强可焊接性。

切片成型检查废品。

封测技术及发展方向

（一）封测生产流程

晶圆代工厂制造完成的晶圆在出厂前会经过一道电性测试，称为晶圆可接受度测试（Wafer Acceptance Test，WAT），WAT 测试通过的晶圆被送去封测厂。封测厂首先对晶圆进行中测（Chip Probe，CP）。由于工艺原因会引入各种制造缺陷，导致晶圆上的裸 Die 中会有一定量的残次品， CP 测试的目的就是在封装前将这些残次品找出来，缩减后续封测的成本。在完成晶圆制造后， 通过探针与芯片上的焊盘接触，进行芯片功能的测试，同时标记不合格芯片并在切割后进行筛选。CP 测试完成后进入封装环节，封装工艺流程一般可以分为两个部分，用塑料封装之前的工艺步 骤称为前段操作，在成型之后的工艺步骤称为后段操作。基本工艺流程包括晶圆减薄、晶圆切割、 芯片贴装、固化、芯片互连、注塑成型、去飞边毛刺、上焊锡、切筋成型、打码等。因封装技术 不同，工艺流程会有所差异，且封装过程中也会进行检测。封装完成后的产品还需要进行终测 （Final Test，FT），通过 FT 测试的产品才能对外出货。

（二）半导体封装类型

根据封装材料的不同，半导体封装可分为塑料封装、金属封装、陶瓷封装和玻璃封装。塑料 封装是通过使用特制的模具，在一定的压力和温度条件下，用环氧树脂等模塑料将键合后的半成 品封装保护起来，是目前使用最多的封装形式。金属封装以金属作为集成电路外壳，可在高温、 低温、高湿、强冲击等恶劣环境下使用，较多用于军事和高可靠民用电子领域。陶瓷封装以陶瓷 为外壳，多用于有高可靠性需求和有空封结构要求的产品，如声表面波器件、带空气桥的 GaAs 器件、MEMS 器件等。玻璃封装以玻璃为外壳，广泛用于二极管、存储器、LED、MEMS 传感 器、太阳能电池等产品。其中金属封装、陶瓷封装和玻璃封装属于气密性封装，能够防止水汽和 其他污染物侵入，是高可靠性封装；塑料封装是非气密性封装。

根据封装互连的不同，半导体封装可分为引线键合（适用于引脚数 3-257）、载带自动焊（适 用于引脚数 12-600）、倒装焊（适用于引脚数 6-16000）和埋入式。引线键合是用金属焊线连接 芯片电极和基板或引线框架等。载带自动焊是将芯片上的凸点与载带上的焊点焊接在一起，再对 焊接后的芯片进行密封保护的一种封装技术。倒装焊是在芯片的电极上预制凸点，再将凸点与基 板或引线框架对应的电极区相连。埋入式是将芯片嵌入基板内层中。

根据与 PCB 连接方式的不同，半导体封装可分为通孔插装类封装和表面贴装封装。通孔插 装器件是 1958 年集成电路发明时最早的封装外形，其外形特点是具有直插式引脚，引脚插入PCB 上的通孔后，使用波峰焊进行焊接，器件和焊接点分别位于 PCB 的两面。表面贴装器件是 在通孔插装封装的基础上，随着集成电路高密度、小型化及薄型化的发展需要而发明出来的，一 般具有“L”形引脚、“J”形引脚、焊球或焊盘（凸块），器件贴装在 PCB 表面的焊盘上，再使 用回流焊进行高温焊接，器件与焊接点位于 PCB 的同一面上。

目前，引线键合技术因成本相对低廉，仍是主流的封装互联技术，但它不适合对高密度、高 频有要求的产品。倒装焊接技术适合对高密度、高频及大电流有要求的产品，如电源管理、智能 终端的处理器等。TAB 封装技术主要应用于大规模、多引线的集成电路的封装。

（三）先进封装是后摩尔时代的必然选择

封装技术发展史

封装技术的发展需要满足电子产品小型化、轻量化、高性能等需求，因此，封装技术过去和 未来的发展趋势均是高密度、高脚位、薄型化、小型化。根据《中国半导体封装业的发展》，半导体封装技术的发展历史可大致分为以下五个阶段：

第一阶段：20 世纪 70 年代以前（通孔插装时代），封装技术是以 DIP 为代表的针脚插装， 特点是插孔安装到 PCB 板上。这种技术密度、频率难以提高，无法满足高效自动化生产的要求。

第二阶段：20 世纪 80 年代以后（表面贴装时代），用引线替代第一阶段的针脚，并贴装到 PCB 板上，以 SOP 和 QFP 为代表。这种技术封装密度有所提高，体积有所减少。第三阶段：20 世纪 90 年代以后（面积阵列封装时代），该阶段出现了 BGA、CSP、WLP 为代表的先进封装技术，第二阶段的引线被取消。这种技术在缩减体积的同时提高了系统性能。

第四阶段：20 世纪末以后，多芯片组件、三维封装、系统级封装开始出现。

第五阶段：21 世纪以来，主要是系统级单芯片封装（SoC）、微机电机械系统封装（MEMS）。目前全球半导体封装的主流正处在第三阶段的成熟期和快速发展期，以 CSP、BGA、WLP 等主要封装形式进入大规模生产时期，同时向第四、第五阶段发展。从发展历史可以看出，半导体封装技术的发展趋势可归纳为有线连接到无线连接，芯片级封装到晶圆级封装，二维封装到三维封装。

封装技术分类

根据技术先进性，封装技术可分为传统封装技术和先进封装技术两大类。传统封装技术包括 DIP、SOP、QFP、WB BGA 等，先进封装技术包括 FC、WLP、FO、3D 封装、系统级封装等。随着晶圆代工制程不断缩小，摩尔定律逼近极限，先进封装是后摩尔时代的必然选择。

1、BGA|ball grid array

也称CPAC(globe top pad array carrier)。球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200，是多引脚LSI用的一种封装。封装本体也可做得比QFP(四侧引脚扁平封装)小。例如，引脚中心距为1.5mm的360引脚BGA仅为31mm见方;而引脚中心距为0.5mm的304 引脚QFP 为40mm 见方。而且BGA不用担心QFP 那样的引脚变形问题。

该封装是美国Motorola 公司开发的，首先在便携式电话等设备中被采用，随后在个人计算机中普及。最初，BGA 的引脚(凸点)中心距为1.5mm，引脚数为225。现在也有一些LSI 厂家正在开发500 引脚的BGA。BGA 的问题是回流焊后的外观检查。美国Motorola公司把用模压树脂密封的封装称为MPAC，而把灌封方法密封的封装称为GPAC。

2、C-(ceramic)

表示陶瓷封装的记号。例如，CDIP 表示的是陶瓷DIP。是在实际中经常使用的记号。

3、COB (chip on board)

板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆盖以确保可靠性。虽然COB 是最简单的裸芯片贴装技术，但它的封装密度远不如TAB和倒片焊技术。

4、DIP(dual in-line package) 

双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。欧洲半导体厂家多用DIL。DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。引脚中心距2.54mm，引脚数从6 到64。封装宽度通常为15.2mm。有的把宽度为7.52mm和10.16mm 的封装分别称为SK-DIP(skinny dual in-line package) 和SL-DIP(slim dual in-line package)窄体型DIP。但多数情况下并不加区分，只简单地统称为DIP。另外，用低熔点玻璃密封的陶瓷DIP也称为Cerdip(4.2)。

4.1 DIC(dual in-line ceramic package) 

陶瓷封装的DIP(含玻璃密封)的别称。

4.2 Cerdip：

用玻璃密封的陶瓷双列直插式封装，用于ECL RAM，DSP(数字信号处理器)等电路。带有玻璃窗口的Cerdip 用于紫外线擦除型EPROM 以及内部带有EPROM 的微机电路等。引脚中心距2.54mm，引脚数从8 到42。在日本，此封装表示为DIP-G(G即玻璃密封的意思)。

4.3 SDIP (shrink dual in-line package)

收缩型DIP。插装型封装之一，形状与DIP 相同，但引脚中心距(1.778mm)小于DIP(2.54mm)
因而得此称呼。引脚数从14 到90。有陶瓷和塑料两种。又称SH-DIP(shrink dual in-line package)

5、flip-chip

倒焊芯片。裸芯片封装技术之一，在LSI 芯片的电极区制作好金属凸点，然后把金属凸点与印刷基板上的电极区进行压焊连接。封装的占有面积基本上与芯片尺寸相同。是所有封装技术中体积最小、最薄的一种。但如果基板的热膨胀系数与LSI 芯片不同，就会在接合处产生反应，从而影响连接的可靠性。因此必须用树脂来加固LSI 芯片，并使用热膨胀系数基本相同的基板材料。

6、FP(flat package) 

扁平封装。表面贴装型封装之一。QFP 或SOP(见QFP 和SOP)的别称。部分半导体厂家采用此名称。

7、H-(with heat sink)

表示带散热器的标记。例如，HSOP 表示带散热器的SOP。

8、MCM(multi-chip module) 多芯片组件

将多块半导体裸芯片组装在一块布线基板上的一种封装。根据基板材料可分为MCM-L，MCM-C 和MCM-D 三大类。 

MCM-L 是使用通常的玻璃环氧树脂多层印刷基板的组件。布线密度不怎么高，成本较低。
MCM-C 是用厚膜技术形成多层布线，以陶瓷(氧化铝或玻璃陶瓷)作为基板的组件，与使用多层陶瓷基板的厚膜混合IC 类似。两者无明显差别。布线密度高于MCM-L。 
MCM-D 是用薄膜技术形成多层布线，以陶瓷(氧化铝或氮化铝)或Si、Al 作为基板的组件。布线密谋在三种组件中是最高的，但成本也高。 

9、P-(plastic) 

表示塑料封装的记号。如PDIP 表示塑料DIP。

10、Piggy back

驮载封装。指配有插座的陶瓷封装，形关与DIP、QFP、QFN 相似。在开发带有微机的设备时用于评价程序确认操作。例如，将EPROM 插入插座进行调试。这种封装基本上都是定制品，市场上不怎么流通。

11、QFP(quad flat package) 四侧引脚扁平封装

表面贴装型封装之一，引脚从四个侧面引出呈海鸥翼(L)型。基材有陶瓷、金属和塑料三种。从数量上看，塑料封装占绝大部分。当没有特别表示出材料时，多数情况为塑料QFP。塑料QFP 是最普及的多引脚LSI 封装。不仅用于微处理器，门陈列等数字逻辑LSI 电路，而且也用于VTR 信号处理、音响信号处理等模拟LSI 电路。引脚中心距有1.0mm、0.8mm、0.65mm、0.5mm、0.4mm、0.3mm 等多种规格。0.65mm 中心距规格中最多引脚数为304。

有的LSI 厂家把引脚中心距为0.5mm 的QFP 专门称为收缩型QFP 或SQFP、VQFP。但有的厂家把引脚中心距为0.65mm 及0.4mm 的QFP 也称为SQFP，至使名称稍有一些混乱。

另外按照JEDEC(美国联合电子设备委员会)标准把引脚中心距为0.65mm、本体厚度为3.8mm～2.0mm的QFP称为MQFP(metric quad flat package)。日本电子机械工业会标准所规定引脚中心距.55mm、0.4mm、0.3mm 等小于0.65mm 的QFP称为QFP(FP) (QFP fine pitch)，小中心距QFP。又称FQFP(fine pitch quad flat package)。但现在日本电子机械工业会对QFP的外形规格进行了重新评价。在引脚中心距上不加区别，而是根据封装本体厚度分为QFP(2.0mm～3.6mm 厚)、LQFP(1.4mm 厚)和TQFP(1.0mm 厚)三种。 

QFP 的缺点是，当引脚中心距小于0.65mm 时，引脚容易弯曲。为了防止引脚变形，现已出现了几种改进的QFP 品种。如封装的四个角带有树指缓冲垫的BQFP(见11.1);带树脂保护环覆盖引脚前端的GQFP;在封装本体里设置测试凸点、放在防止引脚变形的专用夹具里就可进行测试的TPQFP。在逻辑LSI 方面，不少开发品和高可靠品都封装在多层陶瓷QFP 里。引脚中心距最小为0.4mm、引脚数最多为348 的产品也已问世。此外，也有用玻璃密封的陶瓷QFP(见11.9)。 

11.1 BQFP(quad flat package with bumper)

带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫)以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和ASIC 等电路中采用此封装。引脚中心距0.635mm，引脚数从84 到196左右。

11.2 QIC(quad in-line ceramic package)陶瓷QFP 的别称。部分半导体厂家采用的名称。

11.3 QIP(quad in-line plastic package)塑料QFP 的别称。部分半导体厂家采用的名称。

11.4 PFPF(plastic flat package)塑料扁平封装。塑料QFP 的别称。部分LSI 厂家采用的名称。

11.5 QFH(quad flat high package)

四侧引脚厚体扁平封装。塑料QFP 的一种，为了防止封装本体断裂，QFP 本体制作得较厚。部分半导体厂家采用的名称。

11.6 CQFP(quad fiat package with guard ring)

带保护环的四侧引脚扁平封装。塑料QFP 之一，引脚用树脂保护环掩蔽，以防止弯曲变形。在把LSI 组装在印刷基板上之前，从保护环处切断引脚并使其成为海鸥翼状(L 形状)。这种封装在美国Motorola 公司已批量生产。引脚中心距0.5mm，引脚数最多为208 左右。

11.7 MQUAD(metal quad)

美国Olin 公司开发的一种QFP 封装。基板与封盖均采用铝材，用粘合剂密封。在自然空冷条件下可容许2.5W～2.8W 的功率。日本新光电气工业公司于1993 年获得特许开始生产。

11.8 L-QUAD

陶瓷QFP之一。封装基板用氮化铝，基导热率比氧化铝高7～8 倍，具有较好的散热性。封装的框架用氧化铝，芯片用灌封法密封，从而抑制了成本。是为逻辑LSI 开发的一种封装，在自然空冷条件下可容许W3的功率。现已开发出了208 引脚(0.5mm 中心距)和160 引脚(0.65mm 中心距)的LSI 逻辑用封装，并于1993 年10 月开始投入批量生产。

11.9 Cerquad

表面贴装型封装之一，即用下密封的陶瓷QFP，用于封装DSP 等的逻辑LSI 电路。带有窗口的Cerquad 用于封装EPROM 电路。散热性比塑料QFP 好，在自然空冷条件下可容许1.5～2W的功率。但封装成本比塑料QFP 高3～5 倍。引脚中心距有1.27mm、0.8mm、0.65mm、0.5mm0.4mm 等多种规格。引脚数从32 到368。

12、QFG (quad flat J-leaded package)四侧J 形引脚扁平封装

表面贴装封装之一。引脚从封装四个侧面引出，向下呈J 字形。是日本电子机械工业会规定的名称。引脚中心距1.27mm。材料有塑料和陶瓷两种。
塑料QFJ 多数情况称为PLCC(plastic leaded chip carrier)，用于微机、门陈列、DRAM、ASSP、OTP 等电路。引脚数从18 至84。 

陶瓷QFJ 也称为CLCC(ceramic leaded chip carrier)、JLCC(J-leaded chip carrier)。带窗口的封装用于紫外线擦除型EPROM 以及带有EPROM 的微机芯片电路。引脚数从32 至84。

13、QFN(quad flat non-leaded package)

侧无引脚扁平封装,表面贴装型封装之一，是高速和高频IC 用封装。现在多称为LCC。QFN 是日本电子机械工业会规定的名称。封装四侧配置有电极触点，由于无引脚，贴装占有面积比QFP 小，高度比QFP低。但是，当印刷基板与封装之间产生应力时，在电极接触处就不能得到缓解。因此电极触点难于做到QFP的引脚那样多，一般从14 到100 左右。 

材料有陶瓷和塑料两种。当有LCC 标记时基本上都是陶瓷QFN。电极触点中心距1.27mm。塑料QFN 是以玻璃环氧树脂印刷基板基材的一种低成本封装。电极触点中心距除1.27mm 外，还有0.65mm 和0.5mm 两种。这种封装也称为塑料LCC、PCLC、P-LCC 等。

13.1 PCLP(printed circuit board leadless package)  印刷电路板无引线封装。日本富士通公司对塑料QFN(塑料LCC)采用的名称。引脚中心距有0.55mm 和0.4mm 两种规格。目前正处于开发阶段。

13.2 P-LCC(plastic teadless chip carrier)(plastic leaded chip currier)

有时候是塑料QFJ 的别称，有时候是QFN(塑料LCC)的别称(见QFJ 和QFN)。部分LSI 厂家用PLCC 表示带引线封装，用P-LCC 表示无引线封装，以示区别。

14、QFI(quad flat I-leaded packgage)四侧I 形引脚扁平封装

表面贴装型封装之一。引脚从封装四个侧面引出，向下呈I 字。也称为MSP(mini square package)。贴装与印刷基板进行碰焊连接。由于引脚无突出部分，贴装占有面积小于QFP。日立制作所为视频模拟IC 开发并使用了这种封装。此外，日本的Motorola 公司的PLL IC也采用了此种封装。引脚中心距1.27mm，引脚数从18 于68。

15、TCP(Tape Carrier Package)薄膜封装TCP技术

TCP主要用于Intel Mobile Pentium MMX上。采用TCP封装技术的CPU的发热量相对于当时的普通PGA针脚阵列型CPU要小得多，运用在笔记本电脑上可以减小附加散热装置的体积，提高主机的空间利用率，因此多见于一些超轻薄笔记本电脑中。但由于TCP封装是将CPU直接焊接在主板上，因此普通用户是无法更换的。

15.1 DTCP(dual tape carrier package)双侧引脚带载封装。TCP(带载封装)之一。引脚制作在绝缘带上并从封装两侧引出。由于利用的是TAB(自动带载焊接)技术，封装外形非常薄。常用于液晶显示驱动LSI，但多数为定制品。

另外，0.5mm 厚的存储器LSI 簿形封装正处于开发阶段。在日本，按照EIAJ(日本电子机械工业)会标准规定，将DTCP 命名为DTP。

15.2 QTCP(quad tape carrier package)四侧引脚带载封装。TCP 封装之一，在绝缘带上形成引脚并从封装四个侧面引出。是利用TAB技术的薄型封装。在日本被称为QTP(quad tape carrier package)

15.3 Tape Automated Bonding (TAB)卷带自动结合技术

(TAB)卷带自动结合是一种将多接脚大规模集成电路器(IC)的芯片(Chip)，不再先进行传统封装成为完整的个体，而改用TAB载体，直接将未封芯片黏装在板面上。即采"聚亚醯胺"(Polyimide)之软质卷带，及所附铜箔蚀成的内外引脚当成载体，让大型芯片先结合在"内引脚"上。经自动测试后再以"外引脚"对电路板面进行结合而完成组装。这种将封装及组装合而为一的新式构装法，即称为TAB法。

16、PGA(pin grid array)

PGA陈列引脚封装。插装型封装之一，其底面的垂直引脚呈陈列状排列。封装基材基本上都采用多层陶瓷基板。在未专门表示出材料名称的情况下，多数为陶瓷PGA，用于高速大规模逻辑LSI 电路。成本较高。引脚中心距通常为2.54mm，引脚长约3.4mm，引脚数从64 到447 左右。为降低成本，封装基材可用玻璃环氧树脂印刷基板代替。也有64～256 引脚的塑料PGA。另外，还有一种引脚中心距为1.27mm， 引脚长度1.5mm~2.0mm的短引脚表面贴装型PGA(碰焊PGA)， 比插装型PGA 小一半，所以封装本体可制作得不怎么大，而引脚数比插装型多(250～528)。

17、LGA(land grid array)

 LGA触点陈列封装。即在底面制作有阵列状态坦电极触点的封装。装配时插入插座即可。现已实用的有227 触点(1.27mm 中心距)和447 触点(2.54mm 中心距)的陶瓷LGA，应用于高速逻辑LSI 电路。LGA 与QFP 相比，能够以比较小的封装容纳更多的输入输出引脚。另外，由于引线的阻抗小，对于高速LSI 是很适用的。

18、芯片上引线封装

LSI 封装技术之一，引线框架的前端处于芯片上方的一种结构，芯片的中心附近制作有凸焊点，用引线缝合进行电气连接。与原来把引线框架布置在芯片侧面附近的结构相比，在相同大小的封装中容纳的芯片达1mm 左右宽度。 

19、QUIP(quad in-line package)

四列引脚直插式封装，又称QUIL(quad in-line)。引脚从封装两个侧面引出，每隔一根交错向下弯曲成四列。引脚中心距1.27mm，当插入印刷基板时，插入中心距就变成2.5mm。因此可用于标准印刷线路板。是比标准DIP 更小的一种封装。日本电气公司在台式计算机和家电产品等的微机芯片中采用了些种封装。材料有陶瓷和塑料两种。引脚数64。

20、SOP(small Out-Line package)

小外形封装。表面贴装型封装之一，引脚从封装两侧引出呈海鸥翼状(L 字形)。材料有塑料和陶瓷两种。另外也叫SOL(Small Out-Line L-leaded package)、DFP(dual flat package)、SOIC(smallout-line integrated circuit)、DSO(dual small out-lint)国外有许多半导体厂家采用此名称。

SOP 除了用于存储器LSI 外，也广泛用于规模不太大的ASSP 等电路。在输入输出端子不超过10～40 的领域，SOP 是普及最广的表面贴装封装。引脚中心距1.27mm，引脚数从8～44。

随着SOP的发展逐渐派生出了：

引脚中心距小于1.27mm 的SSOP(缩小型SOP);

装配高度不到1.27mm 的TSOP(薄小外形封装);

VSOP(甚小外形封装);TSSOP(薄的缩小型SOP);

SOT(小外形晶体管);带有散热片的SOP称为HSOP;

部分半导体厂家把无散热片的SOP 称为SONF(Small Out-Line Non-Fin);

部分厂家把宽体SOP称为SOW (SmallOutlinePackage(Wide-Jype)

21、MFP(mini flat package)小形扁平封装

塑料SOP 或SSOP 的别称。部分半导体厂家采用的名称。

22、SIMM(single in-line memory module)

SIMM单列存贮器组件。只在印刷基板的一个侧面附近配有电极的存贮器组件。通常指插入插座的组件。标准SIMM 有中心距为2.54mm 的30 电极和中心距为1.27mm 的72 电极两种规格。在印刷基板的单面或双面装有用SOJ 封装的1 兆位及4 兆位DRAM 的SIMM 已经在个人计算机、工作站等设备中获得广泛应用。至少有30～40%的DRAM 都装配在SIMM 里。

23、DIMM(Dual Inline Memory Module)双列直插内存模块

DIMM与SIMM相当类似，不同的只是DIMM的金手指两端不像SIMM那样是互通的，它们各自独立传输信号，因此可以满足更多数据信号的传送需要。同样采用DIMM，SDRAM 的接口与DDR内存的接口也略有不同，SDRAM DIMM为168Pin DIMM结构，金手指每面为84Pin，金手指上有两个卡口，用来避免插入插槽时，错误将内存反向插入而导致烧毁;DDR DIMM则采用184Pin DIMM结构，金手指每面有92Pin，金手指上只有一个卡口。卡口数量的不同，是二者最为明显的区别。

DDR2 DIMM为240pin DIMM结构，金手指每面有120Pin，与DDR DIMM一样金手指上也只有一个卡口，但是卡口的位置与DDR DIMM稍微有一些不同，因此DDR内存是插不进DDR2 DIMM的，同理DDR2内存也是插不进DDR DIMM的，因此在一些同时具有DDR DIMM和DDR2 DIMM的主板上，不会出现将内存插错插槽的问题。

24、SIP(single in-line package)

SIP单列直插式封装。欧洲半导体厂家多采用SIL (single in-line)这个名称。引脚从封装一个侧面引出，排列成一条直线。当装配到印刷基板上时封装呈侧立状。引脚中心距通常为2.54mm，引脚数从2 至23，多数为定制产品。封装的形状各异。也有的把形状与ZIP 相同的封装称为SIP。

25、SMD(surface mount devices)

SMD表面贴装器件。偶而，有的半导体厂家把SOP 归为SMD。

26、SOI(small out-line I-leaded package)

I 形引脚小外型封装。表面贴装型封装之一。引脚从封装双侧引出向下呈I 字形，中心距1.27mm。贴装占有面积小于SOP。日立公司在模拟IC(电机驱动用IC)中采用了此封装。引脚数26。

27、SOJ(Small Out-Line J-Leaded Package) 

J 形引脚小外型封装。表面贴装型封装之一。引脚从封装两侧引出向下呈J 字形，故此得名。通常为塑料制品，多数用于DRAM 和SRAM 等存储器LSI 电路，但绝大部分是DRAM。用SOJ封装的DRAM 器件很多都装配在SIMM 上。引脚中心距1.27mm，引脚数从20 至40(见SIMM)。
28、TO packageTO型封裝

TO packageTO的底盘是一块圆型金属板，然后放上一片小玻璃并予加热，使玻璃熔化后把引线固定在孔眼，此孔眼和引线的组合称为头座，于是先在头座上面镀金，则因集成电路切片的底面也是镀金，所以可藉金，锗焊腊予以焊接;焊接时，先将头座预热，使置于其中的焊腊完全熔化，再将电路切片置于焊腊上，经冷却后两者就形成很好的接合。

封装技术发展进程

回顾封装产业发展历程，我们按照封装技术进程，以 2000年为节点，将封装产业分为传统封装阶段和先进封装阶段。

传统封装：

传统封装技术发展又可细分为三阶段。其特点可总结如下，技术上：To-DIPLCC-QFP-BGA-CSP；引脚形状：长引线直插-短引线或无引线贴装-球状凸点焊接；装配方式：通孔封装-表面安装-直接安装；键合方式：引线连接-焊锡球连接。

阶段一（1980以前）：通孔插装（Through Hole，TH）时代，其特点是插孔安装到PCB上，引脚数小于 64，节距固定，最大安装密度10引脚/cm2，以金属圆形封装（TO）和双列直插封装（DIP）为代表；

阶段二（1980-1990）：表面贴装（Surface Mount，SMT）时代，其特点是引线代替针脚，引线为翼形或丁形，两边或四边引出，节距1.27-0.44mm，适合3-300条引线，安装密度10-50引脚/cm2，以小外形封装（SOP）和四边引脚扁平封装（QFP）为代表；

阶段三（1990-2000）：面积阵列封装时代，在单一芯片工艺上，以焊球阵列封装（BGA）和芯片尺寸封装（CSP）为代表，采用“焊球”代替“引脚”，且芯片与系统之间连接距离大大缩短。在模式演变上，以多芯片组件（MCM）为代表，实现将多芯片在高密度多层互联基板上用表面贴装技术组装成多样电子组件、子系统。

先进封装：自20世纪90年代中期开始，基于系统产品不断多功能化的需求，同时也由于CSP封装、积层式多层基板技术的引进，集成电路封测产业迈入三维叠层封装（3D）时代。

具体特征表现为：（1）封装元件概念演变为封装系统；（2）单芯片向多芯片发展；（3）平面封装（MCM）向立体封装（3D）发展（4）倒装连接、TSV 硅通孔连接成为主要键合方式。具体的先进封装囊括倒装、晶圆级封装以及POP/Sip/TSV等立体式封装技术，其特征分述如下：

3D封装技术：

MCM技术集成多个集成电路芯片实现封装产品在面积上的集成，那么让芯片集成实现纵向上的集成则是3D封装技术的主要功效。3D封装可以通过两种方式实现：封装内的裸片堆叠和封装堆叠。封装堆叠又可分为封装内的封装堆叠和封装间的封装堆叠。3D封装会综合使用倒装、晶圆级封装以及POP/Sip/TSV等立体式封装技术，其发展共划分为三个阶段：第一阶段采用引线和倒装芯片键合技术堆叠芯片；第二阶段采用封装体堆叠（POP）；第三阶段采用硅通孔技术实现芯片堆叠。

倒装芯片技术（Flip Chip，FC）不是特定的封装类型，而是一种管芯与封装载体的电路互联技术，是引线键合技术（Wire Bond，WB）和载带自动键合技术（Tape Automated Bonding，TAB）发展后的更高级连接技术。WB与TAB的芯片焊盘限制在芯片四周，而FC则将裸芯片面朝下，将整个芯片面积与基板直接连接，省掉了互联引线，具备更好的电气性能。

圆片级封装技术（Wafer Level Package，WLP）技术是在市场不断追求小型化下，倒装技术与SMT和BGA结合的产物，是一种经过改进和提高的CSP。圆片级封装与传统封装方式（先切割再封测，封装后面积至少>20%原芯片面积）有很大区别，WLP技术先在整片晶圆上同时对众多芯片进行封装、测试，最后切割成单个器件，并直接贴装到基板或PCB上，因此封装后的体积等于芯片原尺寸，生产成本也大幅降低。WLP又可称为标准WLP（fanin WLP），随后又演化出扩散式WLP（fan-out WLP），是基于晶圆重构技术，将芯片重新布置到一块人工晶圆上，然后按照与标准WLP工艺步骤进行封装。

堆叠封装（Package on Package，PoP）属于封装外封装，是指纵向排列的逻辑和储存元器件的集成电路封装形式，它采用两个或两个以上的BGA堆叠，一般强抗下逻辑运算位于底部，储存元器件位于上部，用焊球将两个封装结合，主要用于制造高级便携式设备和智能手机使用的先进移动通讯平台。

硅通孔技术（TSV，Through-Silicon-Via）也是一种电路互联技术，它通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连。与以往的IC封装键合和使用凸点的叠加技术不同，TSV能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。TSV是2.5D和3D封装的关键技术。

系统级封装技术（System in a Package，SiP）是将多种功能芯片，包括处理器、存储器等功能芯片集成在一个封装内，从而实现一个基本完整的功能。与系统级芯片（System On a Chip，SoC）相对应。不同的是系统级封装是采用不同芯片进行并排或叠加的封装方式，而 SOC则是高度集成的芯片产品。

整体而言，封装技术经历了由传统封装（DIP、SOP、QFP、PGA等）向先进封装（BGA、CSP、FC、WLP、TSV、3D堆叠、SIP等）演进。目前全球集成电路主流封装技术为第三代封装技术，即BGA（球栅阵列封装）、CSP（芯片级封装）、FC（倒装芯片）。其中倒装芯片封装技术被认为是推进低成本、高密度便携式电子设备制造所必需的项工艺，已广泛应用于消费类电子领城。而第四代封装技术，WLP（晶圆级封装）、TSV（硅通孔技术）、SIP（系统级封装）等仍在小规模推广中，在技术升级下它们亦将会成为未来封装方式的主流。

先进封装技术变化

先进封装主要是指倒装（FlipChip），凸块（Bumping），晶圆级封装（Waferlevelackage），2.5D封装（interposer，RDL等），3D封装（TSV）等封装技术。先进封装在诞生之初只有WLP，2.5D封装和3D封装几种选择，近年来，先进封装的发展呈爆炸式向各个方向发展，而每个开发相关技术的公司都将自己的技术独立命名注册商标，如台积电的InFO、CoWoS，日月光的FoCoS，Amkor的SLIM、SWIFT等。尽管很多先进封装技术只有微小的区别，大量的新名和商标被注册，导致行业中出现大量的不同种类的先进封装，而其诞生通常是由客制化产品的驱动。

IEEE在2018年5月的电子元件和技术大会上推出2.x式命名法，但这一命名方法的行业接受程度有待观察。我们将在先进封装领域主要讨论倒装（FlipChip），凸块（Bumping），晶圆级封装（Waferlevelpackage），2.5D封装（interposer，RDL等），3D封装（TSV）等技术。

▼IEEE先进封装命名法

先进封装行业的发展

从标准封装，到嵌入式多芯片互联桥EMIB，更多的芯片被包含到封装中，凸点间距也越来越小，从100um变为55-36um。

然后，到 Foveros，开始将芯片堆叠在一起，进行横向和纵向之间的互连，凸点间距进一步降低为50-25um。

要做小于10um的凸点间距的混合键合技术Hybrid Bonding。

下图左边的技术，被称为 Foveros，凸点间距是 50 微米，每平方毫米有大约 400 个凸点。对于未来， 缩减到大约 10 微米的凸点间距，并达到每平方毫米 10,000 个凸点。 

Hybrid Bonding 技术可以在芯片之间实现更多的互连，并带来更低的电容，降低每个通道的功率，并让我们朝着提供最好产品的方向发展。

下图是传统凸点焊接技术和Hybrid Bonding 混合键合技术的比较，混合键合技术需要新的制造、操作、清洁和测试方法。混合键合技术的优势包括：有更高的电流负载能力，可扩展的间距小于1微米，并且具有更好的热性能。

从图中我们可以看出，传统凸点焊接技术两个芯片中间是带焊料的铜柱，将它们附着在一起进行回流焊，然后进行底部填充胶。Hybrid Bonding 混合键合技术与传统的凸点焊接技术不同， 混合键合技术没有突出的凸点，特别制造的电介质表面非常光滑，实际上还会有一个略微的凹陷。在室温将两个芯片附着在一起，再升高温度并对它们进行退火，铜这时会膨胀，并牢固地键合在一起，从而形成电气连接。混合键合技术可以将互联间距缩小到10 微米以下，可获得更高的载流能力，更紧密的铜互联密度，并获得比底部填充胶更好的热性能。当然，混合键合技术需要新的制造、清洁和测试方法。

Chiplet 技术改变了芯片到芯片的互联， 更多的芯片间互联需要更高的互联密度，因此需要从传统的凸点焊接转向混合键合。

后摩尔定律时代的封测重要性

摩尔定律是由Gordon Moore在1965年提出的集成电路特征尺寸随时间按照指数规律缩小的法则，具体可归纳为：集成电路芯片上所集成的电路数目，每隔18个月就翻一番。在半导体行业发展的前50年，真实晶体管的密度发展规律基本遵循摩尔定律，人类社会飞速进入信息时代，同时在半导体工业界也诞生了一大批巨无霸企业，比如Intel和Qualcomm等等，摩尔定律成为指导半导体行业的发展蓝图。当前半导体制程已拓展至7nm，特征尺寸越来越接近宏观物理和量子物理的边界，导致高级工艺制程的研发越来越困难，研发成本也越来越高，摩尔定律逐渐到达极限。

2010年国际半导体技术发展路线图（ITRS）将晶体管密度预计修订为：到2013年低，每个集成电路上集成的晶体管数目增速将会放缓，变为每三年翻一番。此外，在摩尔定律面临来自物理极限、经济限制等多重压力的现实下，集成电路技术潮流分化为延伸摩尔（More Moore）、超越摩尔（More than Moore）和超越CMOS（Beyond CMOS）三个主要方向，系统集成、系统封装以及新材料新技术成为行业技术突破方向。

延伸摩尔：继续以等比缩小CMOS器件的工艺特征尺寸，集成各种存储器、微处理器、数字信号处理器和逻辑电路等，以信息处理数字电路为主发展系统芯片SoC技术。目前台积电、三星技术节点已达到7nm，并在继续部署5nm、3nm。当前延伸摩尔依旧是行业技术发展的主推动力。

超越摩尔：以系统级封装SiP实现数字和非数字功能、硅和非硅材料和器件、CMOS和非CMOS电路等光电、MEMS、生物芯片等集成在一个封装内，完成子系统或系统。

超越CMOS：探索新原理、新材料和器件与电路的新结构，向着纳米、亚纳米及多功能器件方向发展，发明和简化新的信息处理技术，以取代面料极限的CMOS器件。

封测行业后面的半导体芯片产业背景

中国大陆封测：力争先进，三足鼎立

现代电子封装包含的四个层次：零级封装——半导体制造的前工程，芯片的制造，晶体管互连7-500纳米；一级封装——半导体制造的后工程，芯片的封装，通常的封装是指一级封装，封装体内互连20-500微米；二级封装——在印刷线路板上的各种组装，基板上互连100-1000微米；三级封装——手机等的外壳安装，仪器设备内互连1000微米。

根据封装材料分类，可分为金属封装体（约占1%）：外壳由金属构成，保护性好、但成本高，适于特殊用途；陶瓷封装体（约占2%）：外壳由陶瓷构成，保护性好、但成本高，适于特殊用途；塑料封装体（约占93%）：由树脂密封而成，成本低，占封装体的90%以上，被广泛使用。

目前主流市场封装形式粗略地可分为的两种：引线框架型和球栅阵列型。

在性能和成本的驱动下，封装技术发展呈现两大趋势：微型化和集成化。微型化是指单个芯片封装小型化、轻薄化、高I/O数发展；而集成化则是指多个芯片封装在一起。集成化并不是相互独立的，集成化可以根据不同的微型化组合形成多种解决方案。

微型化发展出FOWLP，封装的“先进制程”

封装技术经历了引线框架（DIPSOPQFPQFN）→WBBGA（焊线正装）→FCBGA（倒装）→WLP（晶圆级封装）的发展过程，可容纳的I/O数越来越多，封装的厚度和尺寸越来越小。FC和WLP属于先进封装。

WLP封装优点包括成本低、散热佳、电性优良、信赖度高，且为芯片尺寸型封装，尺寸与厚度皆可达到更小要求等。WLP封装另一项优势在于封装制程采取整批作业，因此晶圆尺寸越大，批次封装数量越多，成本能压得更低，符合晶圆厂由8吋转进12吋发展趋势，WLP专业封测厂利润空间也可提高。

WLP又经历了从Fan-in（Fan-inWLP一般称为WLCSP）向Fan-out（Fan-outWLP一般简称为FOWLP）的演进，Fan-out可实现在芯片范围外延伸RD以容纳更多的I/O数。

Fan-OutWLP技术是先将芯片作切割分离，然后将芯片正面朝下黏于载具（Carrier）上，并且芯片间距要符合电路设计的节距（Pitch）规格，接者进行封胶（Molding）后形成面板（Panel）。后续将封胶面板与载具分离，因为封胶面板为晶圆形状，又称重新建构晶圆（ReconstitutedWafer），可大量应用标准晶圆制程，在封胶面板上形成所需要的电路图案。由于封胶面板的面积比芯片大，不仅可以采用扇入（Fan-In）方式制作I/O接点，也可以采用扇出（Fan-Out）方式制作，如此便可容纳更多的I/O接点数目。

集成化发展出SIP，超越摩尔极限

随着摩尔定律发展接近极限，集成电路的集成化越来越高，呈现出两种集成路径，一是moremoore，即在设计和制造端将多个功能的系统集成在一个芯片上，即SOC技术（Systemonchip），同时封测端发展出的FO-WLP技术正好可以用来封装SOC芯片；二是morethanmoore，即是在封测端将多个芯片封装成一个，即SIP技术（SysteminPackage）。

SIP是从封装的立场出发，对不同芯片进行并排或叠加的封装方式，将多个具有不同功能的有源电子元件与可选无源器件，以及诸如MEMS或者光学器件等其他器件优先组装到一起，实现一定功能的单个标准封装件。SiP有效地突破了SoC在整合芯片途径中的限制，极大地降低了设计端和制造端成本，也使得今后芯片整合拥有了客制化的灵活性。

SIP封装并无一定形态，SIP封装可根据不同芯片排列方式与不同内部结合技术的搭配，生产定制化产品，满足客户定制化需求，例如采取多种裸芯片或模块进行平面式2D封装（MCM等）或3D（MCP、SatckDie、PoP、PiP等）封装，其内部的互连技术可以使用引线键合（WireBonding），也可使用倒装焊（FlipChip）或硅通孔（TSV）等，还可采用多功能性基板整合组件的方式，将不同组件内藏于多功能基板中（即嵌入式封装），最终实现功能整合。

TSV助力SIP向3D发展

TSV（ThroughSiliconVia）和WB金属线连接以及倒装FC中的bumping都是一种连接技术。TSV在芯片间或晶圆间制作垂直通道，实现芯片间垂直互联。相比引线键合技术以及倒转片技术，TSV连线长度缩短到芯片厚度，传输距离减少到千分之一；可以实现复杂的多片全硅系统集成；可以显著减小RC延迟，提高计算速度；显著降低噪声、能耗和成本。

TSV最早应用于CIS封装，目前成本较高，主要应用于图像传感器、转接板、存储器、逻辑处理器+存储器、RF模组、MEMS晶圆级3D封装等高端封装。未来若在成本控制方面有所突破，相信TSV技术大有取代引线键合互联之势。

除了先FOWLP和SIP2.5D/3D集成电路封装，还有一种先进封装技术称为嵌入式封装（EmbeddedDie），即在PCB板中的嵌入芯片。智能手机中的DC/DC变换器是首款出货量显著嵌入式封装产品。嵌入式芯片适用的汽车、医疗和航空航天等领域，为更长的认证时间和监管认证周期而进展缓慢。

先进封装技术（FC、FOWLP、SIP、TSV）重构了封测厂的角色。FOWLP使得封测厂向上延伸到制造工序；SIP和TSV使得封测厂向下游延伸到微组装（二级封装）。

苹果iPhone7的A10处理器采用了台积电的FoWLP和SIP相结合的技术，台积电内部称作InFoWLP技术。A10处理器是将应用处理器与移动DRAM整合在同一个封装中，相比传统POP封装，由于InFOWLP封装不使用基板，可减少0.6厘米的厚度，为未来几年的移动封装技术立下新的标竿。

苹果AppleWatchS系列芯片是最早大规模使用SiP技术的典型的应用。同时iPhone中也具备多个SiP模组，在iPhone7中SiP模组多达5个。

具体看FOWLP市场，FOWLP市场包括两个部分，一是单芯片扇出封装（coreFO），应用于原先Fan-in无法应用的通讯芯片、电源管理IC等大宗应用市场；二是高密度扇出封装（HDFO），FoWLP可作为多芯片、IPD或无源集成的SiP解决方案，应用于AP以及存储芯片。如台积电的InFO技术在16nmFinFET上可以实现RF与Wi-Fi、AP与BB、GPU与网络芯片三种组合。

国内封测三强进入第一梯队，抢先布局先进封装

中国半导体要赶上世界先进水平大约还需要十年时间，但封装技术门槛相对较低，国内发展基础相对较好，所以封测业追赶速度比设计和制造更快。中国半导体第一个全面领先全球的企业，最有可能在封测业出现。

成长迅速，大陆封测三巨头快速追赶。内生增长+外延并购双向驱动，长电+华天+通富过去十年已经完成了基础框架搭建，内生稳步快速增长；2014年以来，相继华天收购美国FCI，长电收购星科金朋，通富微电收购AMD苏州和槟城两座工厂，完成规模体量的快速扩张。

根据拓墣产业研究院10月份的报告显示，在专业封测代工的部分，2017年全球前十大专业封测代工厂商营收，前五名依次为日月光、安靠、长电科技、矽品和力成，后五名依次为：天水华天、通富微电、京元电、联测和南茂科技。长电科技、华天科技、通富微电组成大陆封测三强。

封测产业高端化，技术上完成国产替代。国内封测产业已经具备规模和技术基础。目前大陆厂商与业内领先厂商的技术差距正在缩小，基本已逐渐掌握最先进的技术，大陆厂商的技术劣势已经不明显。业内领导厂商最先进的技术大陆厂商基本已逐渐掌握，比如凸快技术、晶圆级封装和3D堆叠封装等。在应用方面，FC封装技术大陆三大封测厂均已实现批量出货，WLP晶圆级封装也有亿元级别的订单，SiP系统级封装的订单量也在亿元级别。

根据YoleDevelopment统计，2016年全球先进封装供应商排名中，中国长电科技将以7.8%的市占率超过日月光、安靠（Amkor）、台积电及三星等，成为全球第三大封装供应商。

从短期看，日月光合并硅品，美国安靠收购日本J-Device，体量庞大，长电目前处于对星科金朋的整合消化期，华天和通富距离第一梯队还有一段差距，短期难以从规模上超越。从长远看，国内封测技术已经跟上全球先进步伐，随着国内上游芯片设计公司的崛起，下游配套晶圆建厂逻辑的兑现，辅以国家政策和产业资本的支持，国内封测企业全面超越台系厂商，是大概率事件.

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