GAA将给3/2nm带来哪些影响？

芯片行业正准备迎接晶体管结构的另一场变革，在5nm之后GAAFET将取代FinFET，这给设计团队带来了一系列新挑战。

GAA 全称Gate-All-Around ，是一种环绕式栅极技术晶体管，也叫做 GAAFET。GAAFET是在FinFET基础上进化而来的，但它对设计流程和工具的影响仍然十分显著。FinFET结构使得驱动电流、漏电流和性能之间无法得到较好的平衡；对于注重性能的设备和低功耗设备，需要采用不同的工艺。相比之下GAAFET不会有这个问题，可以为设计团队提供更多自由来优化设计。

新的栅极结构大大减少了电流泄漏。对于平面晶体管，即使在器件关闭时，电流仍会在源极和漏极之间流动（即电流泄漏）。FinFET因为底部(连接到硅体的部分)没有被完全控制，在7nm和5nm时泄漏开始增加；这也是FinFET在2011年才问世的主要原因。因此，设计师不得不使用功率门和其他技术来减少这部分功耗。

从2D晶体管向3D晶体管的过渡带来了巨大的建模问题，因为需要考虑的寄生数量激增。总而言之，我们花了好几年的时间才完全弄清楚这种新设备结构，这就需要在开发流程上做出重大改变——尤其是模拟设备。

现在，FinFET正在失去动力。5nm时FinFET已经接近极限，但仍能提供有意义的缩放优势。随着工艺节点越来越小，鳍片(fin)的数量也在减少，但不能少于两个。虽然鳍片宽度可以减少，但需要通过增加高度来弥补。目前正在考虑使用新材料来制造鳍片，以保持载体的流动性，但事实并不乐观。

因此，该行业的首要重点是将gate带到channel的第四个面，创造一个gate-all-around结构，增加栅极和沟道之间的表面积。        

影响

由planarFET到FinFET，再到GAA，基本物理原理没有改变，晶体管的所有元素还是相同的。但晶体管特性得到改善，过去的一些限制将不复存在；这一切都取决于沟道宽度。沟道越宽，电子流动的越多，运行速度也就越快；但会导致更多的泄漏。完全包围的沟道(有时称为纳米线)使得电子很难逃逸；通过将多个纳米线堆叠在一起，就可以同时拥有高速度和低泄露。每根纳米线都可以被严格控制，多根并行操作可以提供优越的驱动能力。

这将对设计师造成多大的冲击？西门子EDA首席技术专家Dusan Petranovic说：“FinFET是第一个3D结构，在Z维附件存在很多寄生。但是GAA更具进化性，即使有很多变化，代工厂仍相信90%的工艺可以复用，BEOL并没有太大的变化。纳米薄片也是3D的，同一个晶体管可能有3、4或5个纳米薄片。虽然纳米薄片是一个三维结构，但可以用可变宽度的薄片来近似一个平面结构；工程师知道如何从提取的角度来处理这个问题。”

寄生提取会受到较大影响。Cadence Digital & SignoffGroup的产品管理总监Hitendra Divecha表示：“从本质上讲，这一切都与精度有关，因为更小的晶体管意味着更小的电线，这些电线的布线将紧凑且拥挤，影响电线之间的电容和耦合电容。小晶体管必须精确建模，除了寄生RC值外，RC拓扑也会影响提取的准确性。”

这是一种进步。“设计师知道问题是什么，”西门子EDA产品管理总监Carey Robertson表示：“我们有好几代平面技术，当从一个平面走到另一个平面时，你知道该问什么。现在，我们已经有了一代3D晶体管，引发了一组全新的问题，所以设计师知道他们需要研究什么，并确保能够了解它将如何运行。”

GAAFET的性能有望提高25%，功耗降低50%。对于FinFET，这两个数字大致在15%到20%的范围内。

在第四个面增加的gate提供了更多控制。Synopsys工程副总裁Aveek Sarkar说:：“GAA和阈值电压上的静电控制变得更加容易。这点很重要，因为在较小的节点上变化性更大，尤其是SRAM。通过GAA，我们希望其中一些能得到更有效的控制。”

新的挑战

变化会带来不确定性。“这将是一个比过去更大的挑战，” Petranovic说：“部分原因是尺寸更小，必须处理线条边缘粗糙度和厚度变化的影响。我们将使用EUV来控制边缘粗糙度，但这仍然是一个挑战。”

线条边缘的粗糙度是一个因素，因为它会阻碍电子的流动。

还有其他改变，虽然不是直接对GAA晶体管，但可以被认为是附带损害。Fraunhofer IIS自适应系统工程部门高级系统集成小组组长Andy Heinig说：“我们看到了供电和阈值电压的下降，以及厚氧化物器件不再可用，这些器件导致晶体管的击穿电压更低。这意味着用于经典输出或驱动单元的晶体管在此类技术中是不可用的。因此，chiplet方法变得非常必要，其中GAA部分只负责数字部分，而旧技术节点中的其他组件可以实现输入/输出接口。”

有些模拟元件可能仍是必需的。Robertson说道：“产业必须想出如何在这些工艺中进行模拟设计，因为任何有趣的设计都会包含一些模拟器件。模拟元件可能需要更高的电压，芯片的数字VDD肯定会下降，但应该设计不同的电压域以适应其他设计风格。”

寄生提取方面仍存在挑战。Synopsys公司的Sarkar说：“FinFET结构上的限制极大地影响了模拟电路。GAA虽没有这些限制，但有些事情却变得更具挑战性。在3D拓扑中，就电容和电阻模型而言，我们过去使用的扩展规则是否能够足够准确地用于模拟电路？是否需要一种不同的方法来获取寄生参数，特别是在本地互连级别？到底需要多少RC参数？”

其他方面会因为尺寸缩小而受到影响。Petranovic 表示：“电线的横截面更小，意味着RC延迟的显著增加，这是一个潜在的瓶颈，有很多技术试图解决这个问题。其中有为BEOL甚至MEOL引入新材料、中间层引入气隙、还有降低VIA电阻的方案。”

这些变化将推动新的分析方式。Robertson说：“更细的电线加上更强的驱动意味着我们必须考虑MEOL的EMIR下降，而传统上只会在全芯片级别和电源分配上才需要考虑。”

以上这些目前都只是担忧。Cadence的Divecha说：“没有迹象表明会像在FinFET中引入本地互连和额外通道时那样，引入额外的层，然后转化为寄生的爆炸。为了精度需要，寄生工具可能需要更多的BEOL建模，以确保对时序和EMIR的影响最小化。对于布局布线，可能需要执行额外的规则。然而，从提取的角度来看，和FinFET设计一样，金属层将继续存在，但重点将更多地放在准确性和容量上。”

供电网络

另一个几乎肯定会受到影响的领域是供电网络（power delivery network,简称PDN）。传统上，PDN位于基板顶部的金属堆栈中。

PDN问题日益严重。Sarkar表示：“PDN最大的问题是RC效应——欧姆定律的退化，然后就有了电感效应。当把芯片和封装放在一起时，Ldi/dt效应开始变得非常强烈。除了提供设备级电容来抑制一些噪声和获得更平滑的电源噪声分布外，代工厂开始提供更先进的去耦电容。GAA工艺将在一平方毫米中封装更多的设备，它们需要更频繁地上下电。那么，有没有什么方法可以加快上下电速度，并以另一种方式向设备供电？”

还有其他与电源有关的挑战。Fraunhofer的Heinig说：“较低的供电电压只能通过一个极其稳定的供电网络来实现。目前正在讨论不同的方法，如片上监管、使用TSV等。”

什么是back-side电源? Petranovic说:“我们的想法是把电源线和地线移到晶体管下面，然后通过硅孔为有源层供电。这是为了减少信号线路上的IR下降和噪声，并减少拥塞。”

这可能会增加一种新的分析形式。Robertson说：“现在背面有金属了。以前把晶体管放在衬底上，几乎忽略了晶体管和衬底之间的电效应。现在晶体管放在许多电线的中间，而不是在底部。这应该会减少整体噪音，但如果电源网络有噪声，电源网络和晶体管会出现显著的相互作用。我们可能需要分析工具来验证电网对晶体管的噪声贡献，而以前电网是在金属层13或以上，与那些设备有相当大的分离。”

新模型

获得正确的模型至关重要。Petranovic说：“每个新节点都变得更加复杂，新技术的影响也必须被建模。EMIR、热、可靠性、电迁移——所有这些都将变得更加复杂，但只要有缩放就会出现这种复杂性。对于设备本身来说，这取决于我们需要如何精确地建模。GAA有垂直堆叠的纳米薄片，所以问题是我们能不能把它近似成带有垂直效应的平面，或者我们是否需要进入结构内部并提取一些分量？正确的答案是找到必要细节，以准确分析对性能的影响。”

把建模做好通常是一个迭代的过程。Sarkar 表示：“这不仅仅是模型本身，也关系到工艺和设备开发。协同优化变得更加重要，我们如何能够影响不同团队？如何能够将它们结合在一起，提前预览这些效果，并向工艺工程师和架构师提供反馈，帮助他们以更有效的方式完成设计。”

如果没有适当的精确度，工程师们就不得不给设计留出额外裕量。Divecha说：“如今设计师可能需要额外的2-4个月来完成signoff工作。提取是signoff的关键步骤，我们从设计师那里听说使用一些提取工具，在这些先进节点上进行全面提取可能需要三天时间。这给设计师带来了巨大的压力，他们必须及时完成设计，以满足上市压力。”

该行业目前正试图验证这些模型。Robertson说:“这包括两部分：一是开发模型，二是围绕模型进行分析。从平面到FinFET，再到GAA，有新的效应需要建模，我不知道我们是否已经对所有的效应进行了量化。用一个过去的例子——我们不关心平面晶体管与井的接近程度;但在20纳米节点附件，这成为了一个重要的物理效应。我认为我们对需要建模的东西有了全面的了解，但还需要更多的测试、更多的实验来确保我们在模型中捕捉到所有的物理效应。”

Divecha表示：“随着芯片制造商和EDA供应商专注于使这类设备成为主流，我们必须学习更多。虽说如此，无论是做数字设计还是定制/模拟设计，这些需求中的大部分都将由EDA软件来处理，特别是提取工具，所有都将被记录在代工厂认证的技术文件中。”

结论

在这个时间点，每个代工厂都在寻找一系列的可能性。但从早期的公告来看，他们之间似乎没有太多共同点。每个人都必须弄清楚哪种方法最适合自己，哪种方法能提供最好的收益。

时间会告诉我们什么才是最成功的。但“好消息”是，更大的问题可能是尺寸问题，而不是晶体管结构的变化。

原文链接：

https://semiengineering.com/impact-of-gaa-transistors-at-3-2nm/