高速ADC/DAC 204B：两类系统考虑因素

在子类1系统中，确定性延迟的精度取决于器件时钟和 SYSREF之间的时序关系，以及系统中这些信号的分布偏斜。除了SYSREF的设置时间和保持时间要求(TSU和THOLD)， 应用对于确定性延迟不确定的容忍程度对于定义SYSREF与器件时钟的应用分布偏斜要求而言至关重要。

采用JESD204B接口的转换器具有极高的采样速率。为了降低系统中的相位噪声，这些转换器通常会使用一个参考时钟，该参考时钟与JESD204器件时钟相同，其速率等于或大于采样速率。在很多情况下，该时钟频率为GHz级。在 如此高的速度下，要满足设置和保持时间要求就会变得非常具有挑战性。为了简化系统设计，对于JESD204B系统组成部分的各器件而言，也许有必要采用可编程的SYSREF和/或器件时钟相位失调。

确定性延迟不确定性(DLU)在JESD204B系统中表现为LMFC偏斜，由系统中最早与最迟可能捕获的SYSREF时间之差确定。图1显示的是最差情况下的DLU，此时系统中一切器件均不满足SYSREF捕获的设置和保持时间要求。当系统中器件时钟的分布偏斜不受控时便会发生；它会使最多一个器件的时钟(DCLK)产生不确定性。这种不确定性会叠加到SYSREF分布偏斜中(DSSYSREF)，形成总DLU。

若要满足设置与保持时间要求，JESD204B系统中的每一个器件都应有自己的SYSREF/DCLK对。可通过在各对内实现走线长度匹配，从而保证时序。走线长度匹配限值由SYSREF开关的有效窗口时间确定。此外，SYSREF应在DCLK的捕获边沿上输出，且SYSREF长度必须大于DCLK的长度，以满足保持时间要求(如果THOLD等于0，则长度可以相等)。

由于采用了走线长度匹配，最小化对内分布偏斜基本上等同于最小化SYSREF分布偏斜。该分布偏斜限值等于DLU限值减去有效窗口时间，同样可以通过走线长度匹配来处理。DLU限值由应用要求所决定。

这些最小化DLU的方法如图3所示。由于JESD204b系统中的每一个器件都有各自的SYSREF/DCLK对，满足捕获 SYSREF的时序要求与使用源同步时钟的任何系统类似。每 个器件的时序裕量都视为与系统中的其他器件无关。 

根据示例规格，满足设置与保持时间的“有效窗口”为167ps (667 ps TDCLK – 500 ps TSU)。传播时间是信号离开源电流到达吸电流的时间。SYSREF传播时间减去DCLK的传播时间必须低于167 ps才能满足设置时间要求，且必须高于0 ps才能满足保持时间要求。为了大致将此传播时间的差异转换为英寸单位，我们估算在FR-4材料上传播1英寸的时间为167 ps。因此，对于系统内的每一对SYSREF/DCLK，需满足下列路由要求：

满足这一要求可以保证SYSREF在有效窗口期间进行转换， 如图4所示。DLU等于器件时钟是满足SYSREF时序要求的最差情况。  

由于DLU限值为667 ps，并且我们知道DLU限值和对内(或 SYSREF)分布偏斜(DSSYSREF)之间的关系，因此便可直接推导出走线长度匹配限值：

因此，所有SYSREF/DCLK对的对内分布偏斜必须在下式计算值以内:

图5显示了此示例的时序。“最佳情况”分布偏斜(DSSYSREF)指的是允许较为宽松的走线长度匹配要求。500 ps表示SYSREF最差情况下的偏斜，应当用来确定走线长度的匹配限值。  

当然，使用较慢的器件时钟可以解决这个问题，使长度匹配变得更容易一些。这样做会牺牲一些系统相位噪声性能。与此类似的解决方案是放宽DLU要求；如此可以保留更佳的系统相位噪声性能优势。至于DLU要求如何实现则取决于各应用。后文确定性延迟精度相关内容中将讨论这些问题。如果需要更高的相位噪声性能，而DLU要求无法放宽，那可能便无法满足SYSREF/DCLK器件内偏斜和器件间偏斜的路由要求(就上例而言，分别是1英寸和3英寸)。这种情况下，需要的是器件时钟和/或SYSREF的可调节相位延迟。根据设置和保持时间，调节分辨率必须低于“有效窗口”。示例中的“有效窗口”为167 ps。

ADI的AD9680可实现SYSEREF设置和保持时间监控电路，协助调节SYSREF和器件时钟之间的相对时序。用户监控这两个寄存器，便能确定捕获SYSREF时是否存在违背时序要求的风险。如果任一寄存器给出时序裕量不足的指示，用户就应当调节SYSREF与器件时钟的相对位置。在上例中，通 过调节SYSREF相对于器件时钟的相位(比如利用AD9528)， 或者通过调节SYSREF和/或器件时钟信号的走线长度，即可实现该操作。

为了更好地理解系统的确定性延迟不确定性是如何设置的，需对应用有所了解。要求确定性延迟的大部分系统需精确知道哪个时间样本标记目标数据的起始。确定性延迟经常用来同步系统中的多个转换器。这称为多芯片同步。在这些系统中，所有转换器都需要进行样本对齐。因此， 确定性延迟必须具有“样本精度”。这些系统的DLU应当等于±½ 样本时钟。器件时钟等于采样时钟倍数的优势是通过样本精确性来简化捕获SYSREF的任务。在采用AD9250的示例中，器件时钟等于采样时钟的6倍。为了实现样本精度，±½采样时钟的DLU要求可以转化为±3 器件时钟， 如图7所示。从我们采用AD9250的示例中可以看到，有了调节每个器件SYSREF相位的能力，则哪怕最苛刻的DLU要求也能轻松得到满足。当器件时钟为采样时钟的倍数时，捕获SYSREF以实现样本精度将得到极大的简化。随着转换器的采样速率上升至1 Gbps及以上，SYSREF以及器件时钟实现相位延迟的能力将会变得非常重要。 

除了满足SYSREF设置和保持时间要求以及DUL要求外，还可能存在与SYSREF捕获相关的其他问题。例如，系统初始上电时，SYSREF可能在系统时钟建立之前就变为有效。使用连续SYSREF信号时可能会发生这样的问题。这可以通过在JESD204B接口中引入编程能力来解决；这样会允许器件在同步时钟以前等待几个边沿的时间。另一个编程选项是让用户在预计有效边沿到达后“配备”SYSREF的捕获能力。通过这种方法可以控制何时同步连续SYSREF。很多集成JESD204B接口的ADI转换器(包括AD9625AD9625 和 AD9680)都提供这些功能。

满足精确捕获SYNC~所需时序要求时面临的挑战与子类1的讨论中捕获SYSREF所面临的挑战基本相同。然而，由于子类2采用系统同步的时钟方案，因此各捕获器件无法单独执行时序分析，并且在多转换器应用中情况还将变得更为复杂。不仅如此，还必须考虑到启动SYNC~信号后的不确定性。系统中，每一个采用系统同步时钟的器件都将消耗部分时序预算。消耗时序预算的因素有：时钟分布偏斜 (DSDCLK)、用于多转换器系统的SYNC~分布偏斜(DSSYNC~)、 SYNC~信号传播延迟、每个JESD204B发送器的设置与保持 时间要求，以及每个JESD204B接收器SYNC~输出端的时钟到SYNC~输出延迟。

JESD204B标准确认采用子类2会限制器件时钟速率，这是因为系统同步时钟方案所导致。标准的附录B建议此限值为500 MHz：让我们来讨论一个详细的时序示例，说明为什么会有这样的限制。

让我们考察将两个子类2 DAC器件连接到单个逻辑器件的发送器应用，如图9所示。 

然而，一旦加入设置时间、抖动以及PVT变化，便很容易出现时序冲突，如图11所示。本例中，设置时间为500 ps， PVT变化最多会引入300 ps，并且抖动为150 ps。在最终到达的SYNC~ (SYNC~ 2)处产生了时序冲突。‍‍‍‍‍‍‍‍‍‍‍‍‍‍‍SYNC~输出端以及两个时钟输出端的PVT变化。DLCK和SYNC~上的抖动。 

表1. 影响子类2 DU的时序变量

子类2系统中的DLU由TCLK至SYNC、TPD_SYNC~、TSU三者的关 系，以及系统中器件时钟的分布偏斜(DSDCLK)所决定。在单转换器应用中，最佳情况的DLU由下式给出，并且如图 12所示。

在图中， TSU是½ TDCLK和THOLDis ¼ TDCLK。如图所示，DLCK 经偏斜后匹配DCLK至SYNC~延迟和SYNC~传播延迟，并且刚好满足设置时间要求。 

当发送器的DCLK偏斜不足，且与第一个可用捕获边沿的设置时间相冲突时，便是单转换器子类2系统的最差情况DLU，如图13所示。 

为JESD204B系统选择哪个子类取决于您是否需要确定性延迟、 若需要则精度是多少，以及用于系统中的器件时钟要求。

子类2器件也可用于500 MHz以下的应用中。在较低速率下使用子类2的一个小优势，是它可以减少逻辑器件的IO数，且无需将SYSREF路由至每一个JESD204B器件。