Chiplet设计挑战在哪里？

目前有几家公司正在将chiplet模型作为开发下一代3D芯片设计的一种方法，但这种方法在成为业内主流之前仍有很长的路要走。

利用chiplet模型，需要几个组件才能制作出3D芯片。一些大公司拥有这些组件，但大多数都是私有的；另一些则缺少一些关键组件，这使得开发变得十分困难。但有几家公司正在采取行动，将这些组件带入市场，这可能会让广大客户在未来更容易采用chiplet方案。

如今，公司、政府机构和研发机构都在支持chiplet，这是一种开发先进系统级设计的替代方法。供应商可以在库中提供模块die或chiplet菜单，对应不同的功能和工艺节点。客户可以混合匹配chiplet，然后将它们组装到现有的高级封装或新架构中，利用这种方法可以加快上市时间并降低成本。

chiplet这个概念对我们来说并不新鲜。多年来，AMD、DARPA、Intel、Marvell等公司都开发了chiplet设计；其中Intel、AMD等公司正在开发下一波基于chiplet的产品。TechSearch International总裁Jan Vardaman表示：“明年你会看到越来越多的chiplet设计。”

与传统方法相比，chiplet在推进复杂芯片设计方面有一些优势。传统方法上，为了推进设计，供应商会在一个SoC上集成几个功能；然后下一代产品会在SoC上填入更多功能。但这种方法在更新换代的时候会变得越来越困难同时成本也越来越高。

虽然有些人将继续遵循传统道路，但其他人正在寻找替代方案，如先进封装。先进封装有多种形式，chiplet只是其中之一。但是，chiplet有望用新架构以更低的成本实现当前的SoC。

尽管如此，chiplet仍处于起步阶段，在成为面向广泛客户的主流产品之前，这项技术还有很长的路要走。如今，只有少数公司拥有开发这些产品的能力，大多数公司都没有相应的经验及组件。这使得开发类似chiplet设计变得十分困难。

基于chiplet的产品基本需要几个组件，包括功能设计、die、die-to-die互连以及制造策略。这其中很多已经出现在公开市场上，但都是分散的；还有一些则处于研发阶段。

迄今为止，chiplet方法取得了一些新进展：

• 台积电正在将这些组件安装到位，以便为代工客户提供类似chiplet的设计；

• 其他代工厂(包括OSAT)，正在开发chiplet策略；

• ODSA子项目作为一个行业组织，正在开发几个关键部分；ODSA还在为所有开发人员开发chiplet设计和建模指南。

即便如此，厂商在chiplet的设计、集成、制造和供应链方面仍面临各种挑战。

为什么采用chiplet？

多年来，集成电路供应商一直依靠扩大规模来推进芯片设计，在每个新节点将更多的晶体管封装到SoC上。今天最先进的芯片有数十亿个晶体管。但芯片的扩展变得越来越困难，而且扩展所带来的价格、性能和功率优势越来越小。

超过3nm后，finFET将失去动力。从2022年的3nm节点开始，该行业正在转向一种名为“gate-all-around”的新型晶体管类型。

Lam Research的NerissaDraeger 表示：“gate-all-around，或GAA晶体管，是一种改进的晶体管结构，这种结构实现栅极对沟道的四面包裹，尺寸可以持续缩小；Nanosheets的概念可能很简单，但它们给制造带来了新的挑战。”

设计成本是另一个问题。IBS首席执行官HandelJones表示，设计一个28纳米芯片的平均成本为4000万美元；相比之下，7纳米芯片的设计成本为2.17亿美元，5纳米芯片的设计成本为4.16亿美元；而一个3纳米的设计将耗资5.9亿美元。

多年来，该行业已经认识到这种趋势下的严重问题。基于异构集成的高级封装，可以实现以前只有通过扩展SoC才能获得的好处。业内已经为多种应用开发了各种先进的封装类型，但由于成本问题，这种方法通常局限于高端应用。

不过，这种情况正在开始改变。Brewer Science的高级项目经理Xiao Liu说：“行业正越来越多地投资于先进封装，并致力于提高系统级互连密度、降低功耗，实现更小尺寸；通过缩小封装级间距、将更多功能集成到一个封装中来降低成本。”

先进封装解决了当今系统中的几个挑战。例如，系统中数据在单独的处理器和存储设备之间来回搬移，但有时这种搬移会增加延迟以及能量消耗。解决这个问题的一种方法是将内存和处理器紧密地结合在一起，并将它们集成到一个封装中。

Amkor公司高端产品开发总监DaveHiner在最近的一次演示中表示：“我们需要以更低的功耗实现更高的内存带宽。这就是内存协同封装的意义所在。”

另一个例子是厂商倾向于将所有功能集成到一个芯片上。但随着每代升级，这种方法都变得越来越困难，成本也越来越高。

“一种方法是将SoC分解成功能块，然后重新封装它们或将这些功能块重新组合成chiplet。这些chiplet基本上是放在一个封装中，一个挨一个。”

chiplet的方法很吸引人。TSMC高级VC Kevin Zhang表示：“我们看到的趋势是，越来越多的客户希望找到一种方法，将不同功能块整合在一起。他们想把不同功能的芯片混搭在一起。”

chiplet更多的是一种方法而不是一种封装。客户可以利用chiplet模型，集成现有先进封装类型的die，如fan-out和2.5D。在3D-IC中，还可以选择将逻辑堆叠在逻辑上，或将逻辑堆叠在内存上。

那么最好的解决方案是什么呢？“问题是我们的目标设备是什么，”日月光半导体研发副总裁C.P. Hung在最近的IEEE ECTC的一个小组会议上说：“对于多芯片，必须考虑I/O密度。我们可以用flip-chip处理；如果这还不够，可以考虑fan-out。如果我们有多个需要集成的存储器，可能需要使用2.5D。”

Chiplet应用及挑战

并不是所有产品都需要基于chiplet的设计。事实上，chiplet对于许多应用程序来说是多余的。但对于特定的应用程序，chiplet方法提供了灵活性，可以实现多种设计。例如，英特尔正在开发一种包含47块chiplet的GPU Ponte Vecchio，其中两种基于10nm finFET。该设计总共有1000亿个晶体管。

另一个例子是AMD正在开发的3DV-Cache，一种堆叠在处理器上的cache chiplet。这两种设备都是基于台积电的7纳米工艺。

开发基于chiplet的设计并不简单。Cisco认为其主要挑战如下:

• 设计和集成

• 生态系统的复杂性

• 制造、测试和良率

• 资格和可靠性

• 标准

Cisco技术和质量副总裁薛杰表示：“一般来说，任何技术要想变得更加主流或成熟，都需要一个重要的驱动力。一个驱动力需要来自于高产量，这样才能推动投资、推动开发以及成本。”

一开始设计师就需要考虑许多问题。在ECTC, AMD的高级研究员Bryan Black概述了芯片的设计考虑和挑战：

• 如何在一个系统中划分die

• 设计重用

• 管理参数变化

• 功率输出

• 连接速度

• 划分开销

• 全局时钟

• die的安全

• 热管理

设计师还应该提前考虑与制造过程相关的其他问题。QP Technologies的销售和市场VP Rosie Medina说：“例如，为基于chiplet的设计提供合适的基片或插入器是至关重要的。客户也需要考虑设计和制造基片或插入物的时间和成本。”

换句话说，除了设计考虑之外，提前制定制造策略也是有意义的。理想情况下，独立的设计和制造团队应该携手合作。一个设计不仅要能工作，而且要有生产价值。

选择一个制造伙伴是至关重要的，一般有以下几个选项：

1. 内部制造封装;

2. 与代工厂合作;

3. 使用OSAT(外包半导体封装测试);

4. 与多家供应商合作。

每个选择都是可行的。供应商的选择取决于能力、制造规模和成本。客户倾向于与他们信任的供应商合作。

发现die，实现互联

围绕chiplet开发设计只是成功的一半。为了将基于chiplet的设计投入生产，供应商需要几个重要组件，如IP核、KGD(Known Good Die)和die-to-die互连。

KGD是裸die，在chiplet设计中，目标是在封装中组装好die；IP核包括开发芯片的构建模块，如I/O、处理器核以及各种库。

在哪里可以找到chiplet需要的IP核和die?有几个选择，包括开发自己的技术，去代工厂和OSAT，并联系无晶圆厂ASIC设计公司。

AMD、英特尔等公司有资源开发他们自己的chiplet和IP。开发内部die/IP需要时间和金钱，但也有一些优势。IC供应商拥有内部芯片以及如何与其他芯片交互的关键数据。

AMD的Black表示：“如果像AMD，特定产品中的每个die都是专门设计的，同时确定功率输出、互连、时钟、缓存层次结构都由一个设计团队处理，这样会使开发更加容易。”

但即使是大公司也无法承担内部开发所有IP的费用。他们可能希望通过第三方IP来节省时间和金钱。

这可能是一个重大挑战。例如，供应商可能想要使用另一家公司的die。但这家公司可能不想分享芯片的内部工作原理，而这对于芯片的全面特性至关重要。即使他们愿意分享数据，die仍然需要经过验证和测试过程。

Black说：“问题是，我们是内部开发还是从外部找到die？这将决定die如何与架构交互，以及如何将它们组合在一起，同时影响它们在物理层面上的相互作用。在5年的时间框架内，我们将面临的挑战是不同组织的异质性。我们将如何从不同公司获得的die来制造更复杂的设备？如果die来自几个不同的来源，那么我们最终将面临无尽配置带来的各种挑战。”

大多数公司内部都没有这些组件。找到必要的组件是一大挑战，这个过程需要时间和资源。因此，也许与代工厂和OSAT合作更有意义。

几家代工厂和OSAT正在实施他们的chiplet策略，但并非所有的供应商都是一样的。TSMC就是其中之一，这家代工巨头拥有大量通过认证的内部和第三方IP核。客户可以选择利用这些IP块来开发传统芯片。

TSMC表示，许多用于传统芯片的IP核和die都可以用于开发基于chiplet的设计。它也有制造能力。

“业务模式与我们的晶圆业务没有什么不同，”TSMC的张志军表示。“我们与客户合作，确定正确的chiplet和集成方案。当我们把不同的芯片堆叠在一起时，每个芯片都来自我们的客户，它们都是针对特定客户设计的IP。客户选择他们想要整合的功能，我们提供解决方案，帮助客户使用先进集成技术将不同的chiplet集成在一起。”

其他代工厂可能有类似或不同的策略。OSAT也在研究他们的chiplet策略。不过，就目前而言，大多数供应商的策略类似于当前的封装流程。和以前一样，芯片代工厂为客户生产芯片;然后将成品芯片送到OSAT，OSAT负责处理封装集成。

一些代工厂提供各种各样的封装组件，如插入器。他们甚至会为客户提供TSV制造流程。但是大部分的封装工作是由OSAT处理的。

最终，OSAT、代工厂和其他公司都想把chiplet推向一个新的水平。许多人正在与ODSA合作，这是一个寻求将chiplet大众化的行业组织。ODSA正在研究几种技术，包括标准的die-to-die接口、参考设计和工作流程。所有这些都导致了CDX(Chiplet Design Exchange)的出现，这是一个从不同供应商购买和销售认证chiplet的开放市场。

ODSA的JawadNasrullah说：“我们正在撰写一份CDX白皮书，为创建chiplet模型提供指导。模型的一致性是开发交易市场的关键。”

但至少两三年内，开放的chiplet交换还不会出现。实现这一目标需要时间和资源。

与此同时，对于chiplet，厂商需要一种die-to-die互连/接口技术，将多个die连接在一个封装中。为了实现die-to-die互连，供应商在每个die上设计一个微小的IP块。该模块由一个与电路共同的物理接口组成。这样，带有公共接口的die就可以被连接起来，使它们能够相互通信。

第一波基于chiplet的设计将die-to-die互连与公司设备的专有接口结合在一起。但为了扩大chiplet的应用范围，该行业需要开放接口进行互连，使不同的芯片能够相互通信。

这是chiplet的主要障碍。到目前为止，英特尔已经开发出了一种市场上为数不多的开放接口。这种技术被称为AIB，是一种在芯片之间传输数据的接口方案。

供应商需要多个die-to-die互连方案。很多技术在研发中，但尚不清楚何时能准备好；这些包括：

• ODSA正在定义一个名为Bunchof Wires (BoW)的die-to-die接口；

• 光互连论坛正在开发一种叫做CEI-112G-XSR的技术，XSR使芯片的每道die-to-die连接速率达到112Gbps；

• Xilinx正在开发openbi，这是一种源自于HBM标准的die-to-die互连/接口技术。

设计和制造问题

最终，客户想要设计和制造产品。为此，供应商必须为给定的设计选择封装类型或体系结构，以及适当的chiplet和die-to-die互连。这不是一个简单的任务，有许多不同且令人困惑的选择。

一旦做出了这些选择，就到了设计阶段。供应商通常遵循传统的设计步骤，使用EDA工具完成设计输入、基板/插入器布局布线，以及验证。

有些公司内部拥有EDA设计工具和经验；有些虽然有这些工具，但缺乏设计经验。

为此ODSA正在制定一套用于开发基于chiplet产品的设计指南。该文档称为“CDX工作流程白皮书和设计指南”，描述了chiplet所需的各种建模技术以及如何实现它们。

在设计阶段，供应商必须对所需chiplet的行为属性进行建模；机械性能、功率耗散和热性能的建模也很重要。在将其投入生产之前，理解设计的属性是非常必要的；否则，可能会出现问题。

以die-to-die互连为例。长电科技营销总监Michael Liu表示：“在chiplet之间实现高速、低延迟的互连存在多重挑战，包括但不限于实现超高带宽时的功耗。”

设计必须具有生产价值。每种封装类型，如2.5D/3D、fan-out等，都有自己的制造流程。Momentum正在开发铜混合互联技术，这是一种能够实现下一代2.5D封装、3D DRAM和3D IC的制造工艺，对于chiplet来说也是理想的制造工艺。针对10微米及以下的间距，混合互联通过微小的铜对铜连接实现die互联，比现有的方法提供了更高的互连密度。

这不是一个简单的工艺，混合互联几乎不能有任何缺陷，产品的可靠性仍然是个问题。

在ECTC上，Xperi（一家为客户提供混合互联的IP供应商）首次发布了35μm pitch的五模堆叠模块测试的可靠性和热性能结果。Xperi产品营销VP Abul Nuruzzaman表示：“与现有技术相比，混合互联部件的可靠性性能得到了显著提高。混合互联部件非常适合汽车等高温或腐蚀性环境。”

结论

显然，chiplet设计由于包含不同组件，实现起来非常复杂。其中最大的困难在于如何整合这些组件。

也许在未来某个时间点多个解决方案会同时浮出水面，到时候很多应用都能使用chiplet来实现，让我们拭目以待！

原文链接：

https://semiengineering.com/piecing-together-chiplets/