封装技术伴随集成电路发明应运而生，开始仅仅是起到支撑作用主要解决电源分配、信号分配、散热和保护的功能。在PC时代，半导体集成电路的技术创新很大程度上是依赖于晶体管密度的提高和CPU架构的创新。但是在后摩尔时代，特别是走向数据驱动的时代，业界必须要建立起全新路径。
封装正在成为产品创新的催化剂。随着芯片与电子产品中高性能、小尺寸、高可靠性以及超低功耗的要求越来越高，促使先进封装技术不断突破发展，同时在人工智能、自动驾驶、5G网络、物联网等新兴产业的加持下，使得三维（3D）集成先进封装的需求越来越强烈。集成电路技术按照摩尔定律飞速发展，封装技术突飞猛进。特别是进入2010年后，WLP（晶圆级封装，Wafer Level Package）、TSV（硅通孔技术，Through Silicon Via）、2.5D Interposer、3D IC、Fan-Out 等技术的产业化，极大提升了先进封装技术水平。从线宽互连能力上看，过去50年，封装技术从1000µm提高到1µm，甚至亚微米，提高了1000倍。
先进的封装技术能够集成多种制程工艺的计算引擎，实现类似于单晶片的性能，但其平台范围远远超过单晶片集成的晶片尺寸限制。这些技术将大大提高产品级性能和功效，缩小面积，同时对系统架构进行全面改造。
日前，英特尔分享了其在封装技术上的独有优势、未来路线图和整体愿景。
信息来源：英特尔
首先，英特尔提出了六大技术支柱，包括先进的制造工艺和封装、可加速人工智能和图形等专门任务的新架构、超高速内存、超微互连、以及为开发者统一和简化基于英特尔计算路线图进行编程的通用软件、嵌入式安全功能。
英特尔认为，先进的制造工艺和封装是最基础的一个要素，是其他五大支柱的重要核心，在制造工艺和封装层面，创新主要集中在晶体管和封装两大领域，晶体管领域主要的创新方向是未来的尺寸会越来越小，并且功耗越来越下降。
架构层面，英特尔过去一直用的就是X86架构，但是进入到新时代，须要掌握更多不同架构的组合，以满足更加专属的特定领域的需求，包括像FPGA、图象处理以及针对人工智能加速器等等。
内存层面，希望可以开发更加领先的技术和产品，可以继续消除传统内存和存储层级结构中的固有瓶颈，同时也可以实现加速互连。
互连层面，从片上和封装到数据中心和无线网络，研究不同层级的互连技术，希望可以更好满足在数据层面或者是封装内的数据流通。
软件层面，以全堆栈、跨架构平台，释放硬件极致性能，助开发者打造全新体验，
安全层面，任何创新技术都要考虑安全，安全可以为其他一切的发展提供可靠的基础。
信息来源：英特尔官网
作为一个IDM公司，英特尔在设计、制造、封装测试领域都具有其独特的工艺技术，下面主要介绍一下相关封装技术。
2D封装技术EMIB
2019年半导体工艺已经迈入5nm节点，制造工艺越先进，对芯片的性能、功耗都有改善，但是先进工艺的研发、投资成本越来越高，而且不是所有芯片都采用先进工艺，那么问题来了？不同工艺的芯片如何融合到一起呢？
英特尔在2014年就首度发表高密度2D芯片封装技术EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多核心互联桥接），表示该技术是2.5D封装的低成本替代方案；在2018年的HotChip大会上，发布了采用高密度2D芯片封装技术EMIB封装的芯片；EMIB能够把采用不同节点工艺（10nm、14nm及22nm）和不同材质（硅、砷化镓）、不同功能（CPU、GPU、FPGA、RF）的芯片封装在一起做成单一处理器。
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英特尔表示，EMIB技术首先与典型的2.5D封装采用硅中介层不同，EMIB是在两个互连芯片的边缘嵌入的一小块硅，直到“桥梁”的作用；其次EMIB对芯片尺寸大小没有限制，从而在理论上保证了异质芯片的互连。
3D封装技术Foveros
2018年12月，英特尔首次展示了逻辑计算芯片高密度3D堆叠封装技术Foveros，采用3D芯片堆叠的系统级封装（SiP），来实现逻辑对逻辑（logic-on-logic）的芯片异质整合，通过在水平布置的芯片之上垂直安置更多面积更小、功能更简单的小芯片来让方案整体具备更完整的功能。
英特尔表示，Foveros 为整合高性能、高密度和低功耗硅工艺技术的器件和系统铺平了道路。Foveros 有望首次将芯片的堆叠从传统的无源中间互连层和堆叠存储芯片扩展到CPU、GPU和人工智能处理器等高性能逻辑芯片。
为结合高效能、高密度、低功耗芯片制程技术的装置和系统奠定了基础。Foveros预期可首度将3D芯片堆栈从传统的被动硅中介层（passive interposer）和堆栈内存，扩展到CPU、GPU、AI等高效能逻辑运算芯片。
Foveros提供了极大的灵活性，因为设计人员可在新的产品形态中“混搭”不同的技术专利模块与各种存储芯片和I/O配置。并使得产品能够分解成更小的“芯片组合”，其中I/O、SRAM和电源传输电路可以集成在基础晶片中，而高性能逻辑“芯片组合”则堆叠在顶部。
英特尔Foveros技术以3D堆栈的SiP封装来进行异质芯片整合，也说明了SiP将成为后摩尔定律时代重要的解决方案，芯片不再强调制程微缩，而是将不同制程芯片整合为一颗SiP模块。
信息来源：英特尔官网
例如可以在CPU之上堆叠各类小型的IO控制芯片，从而制造出兼备计算与IO功能的产品；也可以将芯片组与各种Type-C、蓝牙、WiFi等控制芯片堆叠在一起，制造出超高整合度的控制芯片。
据悉，英特尔将从2019年下半年开始推出一系列采用Foveros技术的产品。首款Foveros产品将整合高性能10nm计算堆叠“芯片组合”和低功耗22FFL基础晶片。它将在小巧的产品形态中实现世界一流的性能与功耗效率。
2D/3D技术融合Co-EMIB
EMIB封装和Foveros 3D封装技术利用高密度的互连技术，让芯片在水平和垂直方向上获得延展，实现高带宽、低功耗，并实现相当有竞争力的 I/O 密度。
信息来源：英特尔官网
2019年公司发布了Co-EMIB技术，这是在2D EMIB技术的升级版，能够将两个或多个 Foveros元件互连，实现更高的计算性能和数据交换能力，还能够以非常高的带宽和非常低的功耗连接模拟器、内存和其他模块，基本达到单晶片性能。
半导体产业界都在不断的去推动先进多芯片封装架构的发展，更好的满足高带宽、低功耗的需求。前面介绍的EMIB、Foveros、Co-EMIB等先进封装技术仅仅只是物理层面的，除此之外，IO接口技术和互连技术也是实现多芯片异构封装的关键因素。
英特尔表示，公司互连技术的研发主要体现正在三个方向：用于堆叠裸片的高密度垂直互连、实现大面积拼接的全横向互连、带来高性能的全方位互连。希望可以实现更高带宽和低延迟。
高密度垂直互连
随着芯片尺寸越来越小，每平方毫米的导线接头将会越来越密，为了获得足够的带宽，晶体管的间距就会变得越来越短。传统焊料技术已接近极限，为此英特尔推出了“混合键合”技术，可以让芯片之间的间距缩小到10微米，桥凸和互连密度上也会做的更好。
全横向互连
业界希望在整个封装层面都可以实现小芯片互连。作为横向互连技术，其中需要考虑的就是直线间距。随着直线间距越来越短，在同样面积下可以安放更多芯片，同时信号之间的传导距离也会越来越短。为此英特尔推出“零未对准通孔（ZMV）”，光刻定义的通孔使得导线和通孔的宽度一致，较使用有机中介层可以实现更大面积互连。使用有机中介层是更好的方案，因为它比硅的成本更低。但是，用有机中介层有一个缺点，就是必须要进行激光钻孔，通过光刻定义的通孔使得导线和通孔的宽度一致，这样就不需要焊盘进行连接，这样就可以在不牺牲传导速度的情况下而做到。
全方位互连
全新全方位互连（ODI）技术为多芯片封装中的小芯片之间的全方位互连通信提供了更大的灵活性。ODI通过垂直大通孔（large vias）从封装基板向上方芯片直接供电，上方芯片可以与其他小芯片（chiplet）进行类似于EMIB中的水平通信，上方芯片还可以通过硅通孔（TSV）实现和下方裸片进行类似Foveros中的垂直通信。同时，ODI减少了下方裸片中所需的硅通孔数量，实现了更小的TSV裸片面积，做到封装成品上下面积尺寸一致。
当然，为应对新型封装技术，英特尔不仅在互连方面推出了ODI，也同步推出了新型多模接口技术MDIO。
信息来源：英特尔
近来来，英特尔新型接口技术方面进行快速叠代研发，2014年推出了AIB，2017年成功应用于DR\ARPA芯中中。每平方毫米Shoreline带宽密度可以达到63Gbps，针脚速度会达到2.0Gbps，物理层的能耗效率是0.85pJ/b。
MDIO是基于其高级接口总线（AIB）物理层互连技术，可以支持对小芯片IP模块库的模块化系统设计，能够提供更高能效，实现AIB技术两倍以上的响应速度和带宽密度。每平方毫米Shoreline带宽密度可以达到198Gbps，针脚速度会达到5.4Gbps，物理层的能耗效率是0.5pJ/b。
作为先进封装技术的领导者，英特尔能够同时提供2D和3D封装技术，将为芯片产品架构开启一个全新维度。不同的技术针对不同的应用需求，但却并不互斥，英特尔甚至可以有针对性地将它们组合使用，将极大的帮助芯片设计师发挥无限创意。
