FinFET纳电子学与量子芯片的新进展（上）

DT半导体材料 2021-07-02 18:00 3919浏览 0评论 3点赞

GaN电机驱动设计“避坑”指南 别让示波器限制想象力，工程师新选择来了

摘要:综述了后摩尔时代中两大发展热点:鳍式场效应晶体管(FinFET)纳电子学和基于量子计算新算法的量子芯片的发展历程和近两年的最新进展｡在FinFET纳电子学领域,综述并分析了当今Si基互补金属氧化物半导体(CMOS)集成电路的发展现状,包括FinFET的发展､10nm和7nm技术节点的量产､5nm和3nm技术节点的环栅场效应晶体管(GAAFET)和2nm技术节点的负电容场效应晶体管(FET)的前瞻性技术研究以及非Si器件(InGaAs FinFET､WS₂和MoS₂两种2D材料的FET)的探索性研究｡指出继续摩尔定律的发展将以Si基FinFET和GAAFET的技术发展为主｡在量子芯片领域,综述并分析了超导､电子自旋､光子､金刚石中的氮空位中心和离子阱等五种量子比特芯片的发展历程,提高相干时间､固态化及多量子比特扩展等的技术突破,以及近几年在量子信息应用的新进展｡基于Si基的纳米制造技术和新的量子计算算法的结合正加速量子计算向工程化的进展｡

关键词:鳍式场效应晶体管(FinFET);环栅场效应晶体管(GAA FET);负电容场效应晶体管(FET);InGaAs FinFET;超导量子芯片;电子自旋量子芯片;光子量子芯片;金刚石中的氮空位中心量子比特;离子阱量子芯片

1、引言

基于Si基互补金属氧化物半导体(CMOS)技术的集成电路是现代信息社会发展的基础20世纪70年代集成电路进入了特征尺寸为１μｍ的微电子时代，2004年集成电路的特征尺寸达到90nm，标志其进入了纳电子时代，并继续遵循按比例尺寸缩小的摩尔定律发展；特征尺寸经历了90、65、45和32nm 等技术节点的发展；相应的技术创新有应力硅工程和金属－高ｋ介质栅极。2011年集成电路的特征尺寸进入了22nm，为增强栅极控制更短沟道中电子的静电能力，创新了三栅鳍式场效应晶体管（FinFET）的技术，开始进入以 FinFET 为特点的纳电子时代。

2014年以第二代 FinFET 为特征的14nm CMOS技术达到量产，２～３年之后开发10nm FinFET 技术节点时，发生了较多变化：①多年一直以Intel公司为主导的格局变为三家共同发展的格局；②台积电和三星公司在2016年和2017年相隔一年分别报道了两个技术节点（Si FinFET 基10nm量产技术和采用极紫外（ＥＵＶ）光刻工艺的７nm FinFET 技术）；③Intel处理器的性能2014-2017年仅增长3.5%。为此人们认为 “后摩尔”时代已经到来。

在后摩尔时代，按比例尺寸缩小的摩尔定律将走向终结，为此，集成电路发展的创新思想愈加活跃；FinFET技术下一步将如何发展？基于置数计算算法的现代纳电子学，是否采用量子计算新算法而会获得新的发展？过去的30余年，在物理上已证明量子计算用于计算大数字时非常有效。在一些特定的应用中采用量子叠加态的计算，具有提供一个指数加速计算的潜力，如在化学、机器学习和密码学等领域。

目前用于量子计算的量子比特器件的物理实现主要有五种技术路线：超导、电子自旋、光子、金刚石中的氮空位中心和离子，总体向固态化的量子芯片发展。本文将综述 FinFET 纳电子等方面的最新发展和未来发展趋势，同时分析量子芯片的由来、发展和趋势，分享量子芯片的最新进展。

2、 FinFET技术

如何加强栅极对沟道中电子的静电力控制和抑制短沟道效应的研究始于多栅场效应晶体管，经历了双栅､鳍栅､Pi型栅和 Ω 型栅等场效应晶体管(FET)的发展，2006年提出了优化鳍栅尺寸的三栅场效应晶体管结构。2012年，当量产的集成电路的特征尺寸进入22nm 时，由于三栅 FET控制沟道电子能力增加而导致器件性能的改善，在与其他纳米尺度的平面栅 FET技术的竞争中胜出，开创了 FinFET 纳电子学发展的新阶段。

在集成电路的 FinFET 发展阶段，世界集成电路的研发向几家大公司集中，一直牵头的Intel公司领先了 22 和14nm 两个节点之后，在10nm节点让位于三星公司和台积电公司，成为跟跑者。由于高速移动通信手机的发展，使10nm 技术节点开发出来仅一年后，就推出了7nm 技术节点，迅速成为现代手机核心处理片上系统 (SOC)的先进工艺基础。

为了适应多种芯片产品的需求，包括智能手机､平板电脑､上网本､嵌入式系统､无线网络通信和专用集成电路 (ASiC)等产品，2012年，Intel公司的 C.H.Jan等人[1]报道了用于超低功耗､高性能和高密度 SOC 量产的全耗尽三栅晶体管为特征的 22nm 高性能和低功耗的 CMOS 技术。FinFET 的 Si鳍宽度为8nm､高度为34nm，采用了第三代高k 金属栅､第五代应变 Si沟道和自对准接触的结构。相比 32nm 技术，NMOS 和PMOS的导通电流分别增加了13%和27%，开发了380Mbit的静态随机存储器 (SRAM)，其高密度单胞的面积为0.092μm2。

为延续摩尔定律的发展，不断开发出业界领先的高性能和高密度的晶体管，2014年该公司的S.Natarajan等人[2]又报道了已投入量产的以第二代 FinFET 为特征的14nm CMOS技术，Si鳍宽度为 8nm､高度为42nm，采用了第四代高k金属栅､第六代应变 Si沟道､子鳍栅掺杂和自对准双层图形化等技术。相比22nm技术，NMOS和 PMOS的导通电流分别增加了15%和41%。开发了140 Mbit的SRAM，其高密度单胞的面积为0.0588 μm2。

2016年一直以FinFET 技术领先的Intel公司未如期突破 10nm技术节点，而是延期到2017年，说明10nm 技术有难度，同时该公司也提出度量晶体管密度的新方法。鉴于传统的节点表示法已经失去了在不同技术之间比较芯片中晶体管密度的能力，提出了采用与非门 (NAND)和扫描触发器密度相结合的晶体管密度度量方法。相比22nm 技术，采用新方法的14nm技术的晶体管密度提高了2.5 倍;相比14nm技术，10nm 技术的晶体管密度提高了2.7倍。

2017年该公司的 C.Auth 等人[3]又报道了以第三代 FinFET 为特征的 10nm CMOS 技术，Si鳍宽度为7nm､高度为46nm，采用了第五代高k金属栅､第七代应变Si沟道､自对准四层图形化､在有源栅极之上的跨接接触和钴金属局域互连等新技术。相比14nm 技术，NMOS和 PMOS的导通电流分别增加了71%和 35%，其关断漏电流为10nA/μm，亚阈值斜率(SS ) 约为70 mV/decade，漏极感应势垒降低(DIBL)约为70 mV/V。开发了204 Mbit的SRAM，其高密度单胞的面积为0.0312μm2，其驱动电流和SRAM单胞的面积优于已报道的其他10nm 技术的，并实现了性能和可靠性的协同优化[4]。

为了适应高带宽数据通信的需求，2018年，该公司的J.Kim 等人[5]采用10nm技术开发了可重构的具有3路快速梯度回波(FFE) 的112Gbit/s脉冲幅度调制(PAM)-4调制的发射机芯片。发射机采用1/4速率架构，基于4:1序列化器和 CML 驱动器相结合的1-UI脉冲生成器，用于输出压柄扩展带宽的多段 Π线圈，每路频宽比检测/校正和正交误差检测/校正电路。该发射机芯片采用10 nm FinFET CMOS技术实现，其性能改善来自于晶体管具有更强的驱动电流､抗电迁移的互连及整体芯片面积的减少。

继Intel公司 22 nm FinFET技术突破之后，2013年，台积电 (TSMC)的 S.Y.Wu等人[6]报道了用于移动通信 SOC 和计算的 16nm FinFET CMOS技术。采用了16nmFinFET 技术后，与本公司28nm 的高介电常数介质/金属栅平面 CMOS技术相比，逻辑电路密度增加了2倍，速度增加了35%或功耗减少了55%。高密度 SRAM 单胞面积为0.07μm2，低泄漏电流的FinFET 达到很好的短沟道效应的控制 (DIBL<30mV/V)。在该技术中还包含多阈值电压 (Vts)的 FinFET 晶体管以提供广泛应用程序设计的灵活性，也具有高精度电阻､MOS变容器､寄生的双极结晶体管 (BJT)和二极管等元器件用于模拟/混合信号设计。2014年，台积电公司的S.Y.Wu等人[7]报道了低功耗､高性能的应用增强的16nm CMOS技术，其具有第二代 FinFET 晶体管特征和先进的铜/低k 介质互连材料。

2016年台积电公司的 S.Y.Wu等人[8]报道了 SiFinFET 基10nm 技术，采用先进的间距缩小图形化､鳍宽度和分布优化､凸起源､漏极双外延工艺和增强接触工艺等关键技术，其亚阈值斜率为64mV/decade，DIBL 为35mV/V，开发了32Mbit的SRAM，其6TSRAM 高密度单胞的面积小于0.030μm2。

为了适应物联网与虚拟现实/增强现实应用中对智能装备的需求，要求非常低的功耗和低成本，抓住商机推出结合市场需求的更先进技术解决方案。同一年，台积电公司的S.Y.Wu等人[9]报道了用于移动SOC的7nmCMOS平台技术，对第四代FinFET 进行了优化使器件的不匹配减少了25%~35%，选择具有多个工作电压 (Vt)器件以适应低功耗､高性能的设计要求。该技术对其10nm 技术的间距缩小图形化､鳍宽度和分布优化､凸起源､漏极双外延工艺和增强接触工艺等关键技术进一步优化，与本公司16nmFinFET 技术相比，路由门密度增加了3.3倍，速度增加了 35%~40%，功耗降低了65%。开发了功能齐全的256 Mbit SRAM 测试芯片，其6T SRAM 高密度单胞的面积为0.027μm2，工作电压降至 0.5 V。

2018年，台积电公司的T.K.Kuan 等人[10]报道了采用7nm FinFETCMOS技术开发了具有背景注入时间校准和自动环路控制的数字继电器式控制的锁相环芯片，其集成抖动达到 426.5fs(RMS)，频谱中参考杂散为-61dBc，面积为0.018 mm2，在4GHz频率输出时的品质因数为-239.4dB。随着不断增长的带宽需求推动有线收发数据传输率超过 25Gbit/s，在数据速率较宽范围内支持多协议的计时解决方案成为一个关键的设计挑战，同年，S.Chen等人[11]报道了采用7nm FinFET 加工技术开发了可用于多重标准I/O､具有相位插入器的4~16GHz逆变器基的注入锁相正交时钟发生器芯片，在完整的输出时钟链中的集成抖动在 100kHz~1GHz和100kHz~8GHz分别为80fs和143fs，功耗为48mW，面积为0.15mm2。

2018年9月，华为公司[12]报道了基于台积电的7nm FinFET 工艺加工，开发出手机SOC 芯片麒麟980。该 SOC 基于中央处理器 (CPU)､图形处理器 (GPU)､网络处理单元 (NPU)､图像信号处理器 (ISP)､双倍数据速率 (DDR)内存设计了全系统融合优化的异构架构，在不到1cm2 面积内集成69亿只晶体管，嵌入更强劲的 CPU 和 GPU 及 DDR､更智慧的 NPU､更领先的ISP､更快速的调制解调器，实现了性能与能效的全面提升，成为全球首发7nm FinFET 工艺手机芯片，麒麟 980 再度引领行业技术趋势。

2019年6月，华为公司[13]又报道了基于台积电的7nm FinFET 工艺加工，开发出第二款手机SOC芯片麒麟810，该 SOC 是基于华为自研的达芬奇架构 NPU，实现卓越的人工智能(AI)性能，其AI跑分达32280分，同时具有含7个 CPU 大小核组合､定制GPU､视频处理(IVP)+ISP影像处理能力，支持双卡双4G 高清语音/视频通信业务 (VoLET)，在复杂通信场景下能实现稳定､快速的移动通信连接。2019年10月，台积电公司[14]宣布，7nm工艺产能已经满载，明年将在7nm 工艺基础上推出6nm工艺。

2011年，三星公司的 H.J.Cho等人[15]报道了体Si平面工艺的20nm 高k-金属栅CMOS技术平台，其工作是由ISDA (IBM､三星､STM､GLOBALFOUNDRIES､IMC､东芝 )协作支持的。虽然晶体管的电流驱动能力和泄漏电流性能较32nm 有提高，但反应控制短沟道能力的DIBL和亚阈值斜率 (120 mV/V和90 mV/decade)偏高。Intel和台积电的 FinFET 技术的相继突破使ISDA协作开始进军 FinFET，除了采用多栅器件结构以抑制短沟道效应和增强低压器件性能外，还关注多Vt 的解决方案和用于10nm 技术节点的创新图形解决方案。

2014 年，ISDA协作的 K.I.Seo 等人[16]报道了基于在体 Si和绝缘体上硅 (SOI)上具有多功函数金属叠层栅等特点的 FinFET，用于低功耗和高性能的10nm 平台技术。2016年，IS-DA的主要成员三星公司的 H.J.Cho等人[17]报道了SiFinFET 基10 nm量产技术，突破了多功函数叠层栅､第三代鳍､高掺杂源､漏极和接触电阻优化等关键技术，与14nm 节点技术相比，栅截距和金属截距分别缩小到82%和75%，相同漏电流下的速度增益和相同速度下的功耗分别提高27%和40%，亚阈值斜率为65mV/decade，DIBL为20~30mV/V。采用该技术开发了128 Mbit的SRAM，其6T SRAM高密度单胞和高电流单胞的面积分别为0.040和0.049 μm2。为解决7nm FinFET技术中采用多光学图形化所需较多光学掩模而导致的缺陷和成本问题，2016年，ISDA协作的R.Xie等人[18]报道了以EUV图形化和双应变高迁移率沟道为特点的7nmFinFET技术。在同一衬底上实现了单轴应变Si n-FET和GeSi p-FET，高场迁移率分别提高11%和20%。采用EUV图形化技术增强了适印性和简化了工艺。

2017年，三星公司的D.Ha等人[19]报道了高度可制造的7nm FinFET技术，具有EUV光刻､第四代双鳍和第二代多功函数金属的叠层栅等特点，与其2016年报道的10nmFinFET技术相比，速度快了20%而总功耗低了35%。EUV光刻充分应用分子接触和间距最小的金属/通孔连接，可以减少25%的面积，具有更高的保真度和较小的CD变化的同时，可以减少25%的掩膜版。采用该技术开发了8Mbit的SRAM，其6T SRAM高密度单胞的面积为0.027μm2。同年，ISDA协作的成员GLOBAL-FOUNDRIES公司的S.NaraSimha等人[20]报道了用于移动和高性能计算的7nmCMOS技术平台，其特点是第三代FinFET架构，采用自对准四模式图形(SAQP)形成鳍栅，并以自对准数字图像(SADP)提供后道工艺(BEOL)金属化，完全采用浸没式光刻技术和先进的光学模式技术，也能适应EUV技术的嵌入以提高生产效率。与14 nm技术相比，该技术的路由逻辑密度和性能分别提高2.8倍和40%，其6T SRAM高密度单胞的面积为0.0269μm2。该公司可对外提供7nm技术的加工和IP服务。

3､GAAFET技术与非Si新器件

集成电路的5nm技术节点是FinFET向环栅场效应晶体管(GAAFET)转变的技术阶段。 FinFET在5nm节点将面临系列挑战:栅截距和金属截距缩小､亚阈值斜率增加､鳍高度的增加将导致电容增大等，需对其沟道材料进一步优化。由于GAAFET在5nm节点的结构优势，在上述技术挑战方面具有更高的性能。

近几年5nm技术节点的研发已有新的创新和进展:基于垂直叠层水平 Si纳线的环栅(GAA)，共集成的单轴张应力tSi (n)和压应力cGeSi(p)双沟道CMOS FinFET，堆叠纳米薄片环栅的GAAFET已实现12英寸 (1英寸=2.54cm)科研流片和2020年5nm技术将开始量产。

2016年，Imec公司的H.Mertens等人[21]报道了在体Si衬底上采用替代金属栅工艺实现了8nm直径的垂直叠层水平Si纳线的GAA n-MOSFET和p-MOSFET，在栅长为24nm时，SS为65mV/decade､DIBL为42mV/V。

同年，三星公司的D.I.Bae等人[22]报道了可用于5nm逻辑电路应用，由共集成的单轴张应力tSi(n)和压应力cGeSi(p)双沟道CMOSFinFET，tSi和 cSiGe器件与无应力Si相同器件相比，电子和空穴迁移率分别增加了40%和10%。通过叠层栅极解决方案:包含共同的界面层､高k介质，p-FET 和n-FET均为单金属栅，实现了Si和GeSi器件的 5nm栅长的工艺保证､低界面陷阱密度和阈值电压的目标。

2017年，IBM等三家公司联合团队的 N.Loubet等人[23]报道了用于5nm技术节点以及之后的堆叠纳米薄片环栅晶体管(GAAFET)。它与FinFET相比，增加了每总有源区尺寸上的有效宽度(Weff)和更好的性能，利用EUV光刻，具有较少复杂模式的工艺。在栅长为12nm时具有良好的静电控制和突破性的44nm/48nm接触间距(CPP)规则，采用与先进的宽叠层薄片的片与片的间距相兼容的工艺;并实现功函数金属的替代以及多个阈值电压。在长沟道器件中观察到的薄片变形被抑制。为了控制薄片的泄漏电流，在标准的体衬底上实现介质隔离。为了减少非本征电阻实现环绕式接触。具有栅环绕的纳米线晶体管结构的 5nm晶体管已有12英寸的科研流片结果。

在5G 移动通信的发展带动下，2019年，据产业界报道[24]台积电将从2020年3月开始大规模量产5nm 工艺，将更深入地应用EUV光刻技术，相比第一代7nmEUV工艺，其晶体管密度提升达80%，性能提升约15%或者功耗降低约30%。

集成电路的3nm技术节点的研究也很活跃，近几年3nm技术节点的研究创新有:3nm低功耗 FinFET和横向纳米薄片FET的设计分析，3nm 梳齿栅极结构的垂直堆叠横向纳米薄片FET， 5nm/3nm技术节点的FinFET/纳米线的设计和以多桥接沟道(MBC)为特点的3nmGAA。2017 年，Imec公司的D.Yakimets等人[25]报道了目标 3nmCMOS技术的低功耗FinFET和横向纳米薄片FET的模拟结果。在3nm节点，低鳍栅器件性能较好;因为在相同速度下，高鳍消耗过多的功耗，随着鳍高度增加，具有较差的有效电流的扩展:局域互连和BEOL电阻等与鳍栅高度无关。模拟结果表明，FinFET是3nm节点的可行器件；在器件设计上需采用30nm高的鳍栅､1.6GPa应力的应变弛豫缓冲层､低k(3.3)源漏隔离层､源漏接触电阻率达

10^-9Ω·cm2和环绕式接触等技术，可比5nm节点降低33%的所需功率或增加 35%的速度。而对于由三个20nm宽沟道堆叠的横向纳米薄片FET，要达到类似3nmFinFET的性能需采用更高的应力(1.8GPa)的缓冲层和更低的源漏接触电阻(5×10^-10Ω·cm2)。

同一会议上该公司的P.Weckx等人[26]也报道了面向3nm 技术用于SRAM设计和器件同步优化的梳齿栅极结构的垂直堆叠水平纳米薄片FET。当SRAM缩放到3nm时，为了解决此时栅截距将进一步缩小到42nm的问题，为了减少SRAM单胞的高度需要几个缩放新措施。然而，采用FinFET和GAA 技术来实现继续缩放将受到限制。为此，提出了采用梳齿栅的垂直堆叠水平纳米薄片结构的FET。在这种结构中，有源鳍上的栅延伸的边缘得到限制，通过器件自对准实现栅的间隔。这不仅降低了器件所占用尺寸也简化了工艺。与GAA结构相比，其静电控制能力有所减小，但在同等尺寸下器件的有效尺寸､导通电流和不匹配的鲁棒性有所增加。SRAM单胞的缩放将受益于这种新器件结构，在3nm技术节点时，SRAM单胞面积将缩小20% 或性能提高30%。

2017年，Synopsys公司的 V.Moroz等人[27]报道了用于5nm/3nm技术节点的FinFET/纳线的设计:为了克服技术性能的瓶颈，GAAFET的Si纳线沟道需要Si/GeSi外包层和具有“瓶颈”形状的源/漏延伸。2018年三星公司的G.Bae等人[28]报道了用于低功耗和高性能的以多桥接沟道(MBC)为特点的3nmGAA技术。

MBCFET的制备工艺可采用FinFET90%的相同工艺，仅需修改几块掩膜版。通过限定沟道之间的垂直间距可达到多个Vt的目的。其可靠性和Fin- FET相当，且具有的优点是:更好的栅极控制，短栅长时的SS为65mV/decade，具有更高的直流性能､在相同参考尺寸时具有更大的有效沟道宽度以及具有可变纳米薄片宽度的设计灵活性。通过高密度SRAM充分运行已证明了MBCFET技术用于大规模生产的可行性。

在接近摩尔定律发展终点时，虽然Si基的 FinFET和GAA的发展仍是主流，后CMOS器件中的单电子､单分子､单原子和自旋等新器件研究报道较少，但后CMOS器件中的负电容FET新结构和非Si的器件的研究也在继续，近几年的创新进展有:负电容FinFET和负电容全耗尽绝绝体上硅(FDSOI)两种器件在2nm技术节点工作的模拟结果，具有非常陡峭的开关性能的负电容纳米薄片的GAAFET和FinFET，具有创记录的 350μA/μm的导通电流的鳍宽为15nm的SOI上的InGaAsFinFET，采用热原子层刻蚀新工艺研发的2.5nm鳍宽InGaAsFinFET和两种2D材料 (WS2和MoS2)向CMOS集成发展的关键技术分析与验证平台的建立。

在栅介质叠层中插入具有负电容(NC)特性的铁电层，可以改善FET的亚阈值斜率和电流开关比。2017年，V.P.H.Hu等人[29]报道了工艺计算机辅助设计(TCAD)模拟的结果，负电容Fin- FET和负电容FDSOI两种器件具有开发2nm节点技术的潜力。由于FinFET的鳍栅的极限宽度为 6nm，其缩放将终止于6nm/5nm节点，而FD- SOI的缩放终止在11nm/10nm节点是由于沟道的极限厚度为3nm。TCAD仿真结果表明，在上述极限尺度下，2nm节点的NC-FinFET和NC- FDSOI的关断电流(Ioff)小于100nA/μm，与 2nmFinFET(Ioff为97μA/μm)和2nm FDSOI (Ioff为46μA/μm)相比具有高出10%~29%的导通电流(Ion)。

2018年，M.H.Lee等人[30]报道了负电容纳米薄片的GAAFET和FinFET具有非常陡峭的开关性能。在SOI衬底上采用超薄HfZrO2 (4.5~5.5nm厚)制备的负电容纳米薄片的 GAAFET(20nm厚)和FinFET(鳍高30nm) 的SS分别为22mV/decade和38mV/decade。In- GaAs沟道材料具有较高的迁移率，在先进的 CMOS技术节点发展中可以考虑在n-FET中替代 Si材料。

2018年，C.Convertino等人[31]报道了具有减少关态电流和创记录性能的SOI上的InGaAs FinFET。通常对于窄禁带材料，其关态电流较高，通过源/漏间隔区的精确设计和掺杂的延伸以减少关态电流，并作为CMOS兼容的替代金属栅工艺流程的一部分。采用栅长为20nm､间隔区的宽度为10nm和鳍宽为15nm的SOI上的InGaAsFin- FET，通过减少关态泄漏电流和具有好的输入电阻，获得Si上Ⅲ-Ⅴ族FET中创记录的350μA/ μm的导通电流。原子层刻蚀技术是采用连续自限制工艺来去除材料的独特技术。

2018年，W.J.Lu 等人[32]报道了热原子层蚀刻(ALE)晶体管:具有5nm以下鳍宽特点的InGaAsFinFET。该工艺与原子层沉积(ALD)集成在一个单一的真空室内。采用原位ALE-ALD，制备了具有小于5nm 鳍宽度的创新的自对准In0.53Ga0.47Asn沟道Fin- FET。鳍宽度为2.5nm､栅长为60nm的FinFET 跨导为0.85mS/μm(漏源偏置电压Vds为0.5V)；鳍宽度为18nm､栅长为60nm的FinFET跨导为 1.9mS/μm(Vds为0.5V)。栅长为60nm､鳍宽在2.5~20nm间变化时，亚阈值斜率的平均值 (Slin)为70 mV/decade，亚阈值斜率的峰值 (Ssat)为74mV/decade。由于2D材料具有原子级厚度以及在纳米尺寸可提供优越的性能，其在集成电路的进一步发展技术节点时可替代器件中Si的沟道。

2018年，C.Huyghebaert等人[33]报道了 WS2和MoS2两种2D材料向CMOS集成发展的技术路线分析。采用物理模型和TCAD分析方法的结果表明，如果2D材料的迁移率､器件的寄生电阻和可行性被进一步优化，其是替代Si材料的具有竞争力的被选者。均匀合成晶体材料的生长､在 2D和介质之间的界面控制和减小与2D材料接触的寄生电阻等关键技术的突破是基本的要求。Imec 公司已建立了完整的300mm直径晶圆平台，以创建生态系统允许实施集成解决方案和演示在 CMOS工艺环境下2D技术的可行性。