2nm芯片工艺是如何开发出来的？

本文首发时间为2019年

芯片工艺正在向2nm及更先进的方向发展， EDA作为“根技术”在其中发挥着重要作用。早在2019年，新思科技Signoff产品部高级副总裁Jacob Avidan和新思科技实现产品部高级副总裁Shankar Krishnamoorthy就曾与我们分享先进芯片工艺方面的技术趋势和市场驱动因素，以及如何通过创新和生态系统协作取得成功。

Jacob Avidan：

新思科技始终致力于技术创新。秉承这一理念，新思科技此前和imec合作完成了第一项综合性互补 FET (CFET) 的寄生参数变异建模和延时敏感度研究。这是我们与 imec 长期合作中，创下的又一里程碑，因为与传统的 FinFET 相比，这种新架构可以显著缩小面积。

在3nm和2nm节点工艺上，由于金属线高电阻、通孔和表面散射等因素的影响，中段工艺参数和互连的变异幅度显著增加。我们与 imec的合作能够为各种设备架构快速准确地建模寄生参数变异和敏感度，并加速将 CFET 引入主流生产。

Imec与新思科技的伙伴关系促进了CFET器件的优化，从而实现更好的功耗与性能的平衡，同时准确地考量单元和互连的变化。在工艺开发的早期阶段作出这种预测可以让晶圆代工厂取得更耐用、更能适应变化的晶体管、标准单元，以及金属互连方法。工艺工程师因而可以理解电路性能对工艺参数变化的敏感度，进而提高建模准确性。

Jacob Avidan：

我们针对变化感知CFET技术的加速建模的联合解决方案，将会造福整个半导体行业。利用新思科技工具的灵活性，工程师可以更好地确定目标，并在出现工艺变化时，显著减少优化电路性能所需的试验次数，并降低电路灵敏度。这就大幅缩短了器件和电路优化的总体周转时间。

通过与IEEE自由技术咨询委员会(LTAB)和互连建模技术咨询委员会 (IMTAB)中的Arm、英伟达、高通、台积公司等伙伴合作，我们此前获批推出了新的建模结构，以解决2nm以下工艺节点的时序和寄生参数提取难题。这将使我们的合作伙伴以及其他客户能够在尽可能短的时间内将最高质量的3nm和2nm设计推向市场。

移动设备对超低功耗以及这些节点上的器件架构、mask和版图技术的需求，导致工件必须通过互联技术文件(ITF)中的新扩展进行建模。在ITF 文件中的提取建模，可以应对新器件架构的栅极电阻，以及互连和沟槽式接触结构上的版图扩展。此外，Liberty标准也得到了增强，有助于更加透彻地了解用于计算库模型中动态功耗值的假设。

Jacob Avidan：

我们在设计技术协同优化(DTCO)方面作出大量努力，推动了晶圆代工厂和IDM形成“Shift Left”的理念。晶圆代工厂面临的一个主要挑战是在审查所有可能选择之后，及时融合最优架构。DTCO甚至可以在晶圆可用之前就启动新工艺技术的路径寻找。

新思科技与IBM建立DTCO合作，以使用设计指标有效地评估和选择新的晶体管架构、材料和其他工艺技术创新。这次合作把新思科技DTCO工具流程扩展到新的晶体管架构和其他技术选项中，同时使IBM能够为其合作伙伴开发早期流程设计工具包(PDK)，用于评估IBM高级节点的功耗、性能、面积和成本(PPAC)效益。

新思科技开发了业界唯一的全套DTCO解决方案，涵盖从材料探索到模块级物理实现的全过程，从而有助于以更低的成本进行更快的工艺开发。新思科技的精确材料、光刻、工艺和器件TCAD模拟器可以在晶圆可用之前对工艺选项进行评估。IC Compiler II和Fusion Compiler的并行标准单元库和模块级设计，支持使用设计级指标来选择材料、晶体管结构和工艺选项，从而实现PPAC目标。

超导电子(SCE)设计拥有巨大的潜力，能够推动电子行业超越CMOS，实现处理速度和功耗效率的重大飞跃。据估计，在低温环境下运行的SCE可以使超级计算机达到每秒100千兆次的运行性能，运行功耗约为200千瓦。如今，超级计算机的运算速度为每秒20千兆次，功耗为10兆瓦。

然而，尽管常规的半导体设计已经实现高度自动化，并且可以使用自动化设计工具创建可包含十亿多个栅极的电路，但当今的超导电路可以按照超过100GHz的时钟速度运行，但仅包含几千个栅极，而且必须由专家人工创建。

随着芯片工艺向2nm及更先进方向发展，将需要新的创新和协作高度来取得成功。新思科技希望携手合作伙伴，包括晶圆代工厂、研究机构和行业领导者，以确保所有必要的组成部分能够及时到位，推动半导体革命的新浪潮。

Shankar Krishnamoorthy：

作为设计和TCAD领域的长期领导者和最大的EDA公司，新思科技引领未来的技术创新。我们期待与生态系统合作伙伴展开合作，以拓展他们的技术成就，并使用户能够在发展进程中尽早使用最新技术。