自2018年首届创芯大赛举办以来，新思科技作为创始合作方，始终坚守初心，深度参与其中，持续为中国集成电路产业的蓬勃发展添砖加瓦，积极挖掘并培育新生代人才。
新思科技始终致力于加速万物智能时代的进程，是值得信赖的行业先锋，为全球创新提供从芯片到系统的全面设计解决方案，业务范围覆盖电子设计自动化 (EDA)、半导体 IP 以及系统和芯片验证等领域。
奖项设置
一等奖2队，每道赛题各1队，每队奖金1万元
二等奖6队，每道赛题各3队，每队奖金0.5万元
*拟邀请优秀获奖者参加新思科技开发者大会，最终方案以企业官宣为准
*参赛者可优先获得新思科技实习生岗位机会，简历发送至邮箱snps_cpicic22@synopsys.com
竞赛时间
初赛报名截止日期：2025年6月15日
赛题一命题专家介绍
周磊
汽车电子芯片验证平台专家
新思科技
拥有19年数字IC设计、验证经验。现任职于新思科技，负责功能安全验证产品相关工作。
张志祥
汽车电子芯片验证平台专家
新思科技
9年数字验证经验, 现任职于新思科技, 负责功能安全验证产品相关工作。
新思科技企业命题赛题一
汽车电子功能安全性要求下的总线互连组件设计
近年来，智能汽车和自动驾驶技术快速发展，带动了汽车芯片市场的热潮。一辆普通燃油车可能搭载数十颗芯片来完成各种控制、监测和计算，而高端燃油车的芯片数量甚至超过百颗。随着中国“碳中和” 目标的推进，新能源汽车的普及率要求在2035年达到30%。相比燃油车，新能源汽车对芯片的需求更为旺盛，所使用的芯片数量将成倍增长。这一趋势吸引了大量新兴芯片设计公司入局，同时，传统车企与造车新势力也积极投入，力求自研汽车芯片。
然而，汽车与芯片交叉领域的人才极为稀缺，尤其是掌握功能安全的专业人才。这一短板使得大多数汽车芯片企业在满足车规要求方面面临巨大挑战。要获得车企认可，汽车芯片需通过严格的车规认证，如 AEC-Q100 和 ISO 26262 等标准，它们覆盖了车辆功能安全的各个环节。
针对这一行业痛点，新思科技特别设计了本次赛题，旨在吸引更多学生参与汽车芯片的功能安全设计。从概念构思到编码实现，从功能开发到安全验证，参赛者将深入体验符合车规要求的完整芯片设计流程，培养对汽车功能安全的初步理解和思考，为行业输送紧缺人才。
命题描述及要求
1. 参与学员要求
● 熟练掌握Verilog语言，具备独立阅读与编写RTL设计代码的能力。
● 具备扎实的数字电路设计基础，能够进行电路的基本分析与设计。
2. 输入与输出
● 输入：
赛题提供的总线互连模块设计规范文档。
一个基础功能测试要求文档。
● 输出：
参赛者在参赛周期内完成对设计规范文档的分析，并设计出符合规范的总线互连模块。
完成安全机制的分析、设计文档，及RTL代码编写。
开发测试环境及用例以测试模块的功能正确性。
开发注错仿真环境及用例以测试并统计模块对错误的诊断覆盖率。
提交工程目录结构说明，标注出各产出物的路径及列表。
3. 参赛者将接受新思科技专家提供的基础理论培训，以深入理解功能安全性的基本概念，包括失效模型、安全机制及注错仿真的基本原理。
4. 基于总线互连模块的设计，参赛者需提炼出失效模型，并撰写失效模型描述文档。随后，根据失效模型定义电路的失效范围、类型，并规划相应的安全机制，完成注错仿真计划文档。
5. 参赛者将实现计划文档中规划的安全机制电路，确保对数据路由模块的各类失效模型进行全面的覆盖、探测或自动纠正错误。此外，参赛者需根据注错仿真计划文档中的电路失效范围及类型，完成注错仿真测试用例的编写，并提交仿真测试结果。
评审得分点
1. 模块基础功能实现（总分30分）
● 完成模块设计文档补充，清晰描述实现思路（10分）
● 完成RTL编码，并通过testbench测试结果表明设计规范中的各个feature支持情况。（20分）
2. 安全性理论分析及文档（总分20分）
● 对设计中memory和寄存器可能的失效点进行分析，列举可能出现的失效情况，产生的后果，并提出对应安全机制，描述最终保护结果。（10分）
● 对数字逻辑进行可能的失效分析，列举可能出现的失效情况，产生的后果，并提出对应安全机制，描述最终保护结果。（10分）
*例：B模块A逻辑可能出现短路到低电平的错误，导致输出数据不正确。采用XXX的安全机制进行保护，能将错误数据纠正，保证输出是正确的数据。
3. 安全机制实现：功能越完善，保护范围越大，得分越高。自动纠错型设计比探测性设计得分更高（总分30）
● 完成memory和寄存器保护，对可能失效进行探测或者纠错。探测型安全机制（奇偶校验等）最高60%分数；纠错型安全机制（ECC等）最高100%分数。（10分）
● 完成数字逻辑保护，对可能失效进行探测或者纠错。探测型安全机制（奇偶校验，双核互锁等）最高60%分数；纠错型安全机制（ECC，三倍冗余纠错等）最高100%分数。（20分）
4. 注错测试用例越完善，测试报告结果覆盖越高，得分越高（总分20）
● 增加专用测试用例进行memory和寄存器注错测试，按memory bits覆盖数量计分。（例：32bits width * 8 depth = 256 memory bits total，测试用例覆盖128bits即得分50%）（10分）
● 增加专用测试用例进行数字逻辑注错测试，按数字逻辑覆盖比例计分。（10分）
5.在完成以上评审后如出现多队平分的情况下，按设计文档中的附加分部分进行排名评定，完成的附加功能点越多，得分越高。
输出及提交要求
● 完善后的设计文档，功能模块RTL代码。
● 功能仿真计划文档，功能测试环境及用例，环境运行说明文件，功能仿真测试结果文件（包含代码行覆盖率）。
● 失效模型描述文档，安全机制分析及设计文档。
● 安全机制实现RTL代码（可和#1中RTL代码合并提供）。
● 注错仿真计划文档，注错仿真环境及用例，环境运行说明文件，注错仿真测试结果文件（包含诊断覆盖率）。
赛题二命题专家介绍
李隆
资深应用工程师
新思科技
10年数字芯片验证经验，现任职于新思科技，负责AI/GenAI验证产品相关工作。
新思科技企业命题赛题二
基于LLM的Verilog RTL代码生成与验证
随着人工智能（AI）技术的飞速发展，特别是大规模语言模型（LLM）和生成式AI（GenAI）的兴起，AI在各个领域的应用正展现出巨大潜力和影响力。根据Statista的最新数据，2022年全球AI市场规模达到了约935亿美元，预计到2027年将超过2670亿美元，年复合增长率高达22.6%。
在芯片设计开发领域，AI的应用已经从理论研究迈向实际应用。据统计，2022年，全球约30%的芯片设计项目已经开始使用AI技术，这一比例预计在未来五年内将提升至60%以上。AI+EDA的结合，正在重塑芯片设计流程，极大提高设计效率与精度，帮助开发者更快、更精准地完成任务。
为激发更多新生力量投身这一创新领域，新思科技在本次大赛中特别设立AI+EDA方向赛题，鼓励参赛者探索智能化的芯片设计与验证解决方案。希望借助本次竞赛，推动AI在芯片设计中的创新应用，为行业培养具备前瞻视野与实践能力的优秀人才。
命题描述及要求
选择国内现有的开源大语言模型（LLM），根据芯片设计规格（如功能描述、性能指标等），通过提示词输入给LLM模型，生成符合功能规范的Verilog RTL 设计代码，及Verilog/SystemVerilog 测试代码及脚本。使用仿真工具（VCS）执行测试用例，确保生成的代码符合设计需求。对给定的功能点需要有用例有效验证通过，保证代码覆盖率不低于95% 。在此基础上，鼓励参赛者对于结合EDA工具和大模型实现验证流程的自动化能有更多探究。
1. 参与学员要求
● 熟练掌握Verilog语言，具备独立阅读与编写RTL设计代码及验证环境的能力。
● 具备扎实的数字电路设计基础，能够进行电路的基本分析与设计。
● 具备对LLM大模型使用提示词工程生成RTL设计代码的能力。
2. 输入与输出
● 输入：
赛题提供帧格式序列检测生成模块设计规范文档。
● 输出：
Spec设计规范说明书：参赛者在一周左右完成对设计要求文档的分析，自行细化补全设计出符合规范的帧格式序列检测生成模块的Spec设计规范说明书。
RTL模块代码：在接下来的两周左右，自行选择开源LLM大模型，使用提示词生成帧格式序列检测生成模块的RTL设计代码。
验证环境及运行流程说明：随后的两至三周左右，使用大模型或自行编写搭建验证环境平台及用例、脚本等，完成对模块特性的验证，提供相关验证环境及运行用例的流程说明。对于验证平台的代码及验证方法不做限制，可以自行选择Verilog TB/SystemVerilog/UVM等。
覆盖率报告：参赛者需提交相关模块的代码覆盖率URG报告。
LLM大模型运行日志：参赛者需留存使用提示词生成RTL（及验证环境）过程的完整log日志，并提供以截图的形式保存最后一次生成代码的记录，以作为交付件
*注意，以上描述中的时间仅为工作量预估，并非实际完成时间的限制。
3. 参赛者还将接受新思科技专家提供的基础理论培训，以深入理解大模型、提示词工程等相关基本原理，及本次题目的设计讲解。
4. 基于帧格式序列检测生成模块的设计，参赛者需细化其中每个功能特性的设计描述，包含解帧、CRC校验、异步FIFO，独热码编码、通道选择等，完成Spec设计规范说明书（输出件a）。
5.参赛者将实现计划规范书定义的电路功能，用大模型生成RTL代码（输出件b），制定清晰的验证计划及featurelist/testlist，对相关特性编写测试用例并有效覆盖,提供完整的验证环境及脚本，并对进行功能测试用例运行流程提供清晰的流程说明（输出件c）,参赛者需根据功能特性描述，确保要求的特性全部有用例完成测试，且代码覆盖率覆盖在95%以上，并提交仿真测试结果及覆盖率报告(输出件d)。此外，参赛者需对使用LLM生成RTL代码的完整过程以log及截图形式记录保存，提交完整的使用流程（输出件e）。
评审得分点
1. 模块基础功能实现（总分30分）
● 完成模块设计文档补充，清晰描述实现思路（10分）
● 通过prompt输入，使LLM生成的Verilog代码通过功能测试，功能满足设计规范要求（20分）
2. 验证实现（30分）
● 根据设计规范制定验证计划（vplan）,提取测试点，设置测试用例集（10分）
● 搭建完备的验证平台及测试用例（10分）
● 代码覆盖率要求不低于95%（10分）
3. 结合大模型技术的验证流程自动化（20分）
如果在1~2基本项完成的基础上，参赛者有效结合LLM大模型及验证工具指令、相关脚本，实现测试平台代码生成及验证的流程自动化，可获得最高20分得分。自动化过程包括并不局限于：
● 自动化测试脚本生成：通过LLM生成验证所需的测试脚本，并自动化执行这些脚本，减少手工编写和执行测试的时间
● 文档生成：通过LLM自动生成设计规范书、验证计划、流程手册等相关文档，确保验证过程的透明度和可追溯性
● 自动生成测试用例：通过LLM能够根据电路功能描述自动生成覆盖各种边界条件和特殊情况的测试向量，从而提高测试覆盖率
● 错误诊断与调试：通过自然语言处理能力，通过LLM分析测试结果并识别出潜在的设计缺陷，提供调试建议
● 智能报告生成：自动生成详细的验证报告，包括测试覆盖率、错误统计、性能指标等，提供可视化的数据展示
● 智能体代理（Agent）技术的探索应用：借助智能代理及LLM的能力，有机结合验证工具（VCS/Verdi等）完成对模块开发验证过程的自动化
● 其它任何利用LLM/Agent及验证工具（VCS/Verdi等）实现的验证流程自动化
4. 设计与验证效率（20分）
● 设计资源开销：使用VCS工具编译时，通过指定的选项统计设计规模，提供生成的log，根据电路资源开销情况进行打分（10分）
● 编译仿真性能：通过simprofile统计得到编译时间，以及完成全部功能特性的用例的总体仿真时间（cputime）统计（10分）
输出及提交要求
技术支持
技术支持与交流QQ群（823596824）▼
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更多赛题说明及技术资料▼
赛题一：《符合汽车电子功能安全性要求的总线互连模块设计文档》和《基本功能测试文档》
赛题二：《帧格式序列检测生成模块设计规范文档》
● 参赛队在大赛官网上注册、组队、提交参赛作品，点击阅读原文进入大赛官网查看详情。
