背面供电，要来了！

它有望带来显著的PPA改进，包括更快的开关速度、更低的电压降和更低的电源噪声。尽管晶圆极度减薄、晶圆键合以及前端多层工艺堆叠导致的光刻图案变形对前端工艺造成了重大干扰，但它仍有望在2纳米节点以下实现这些优势。

尽管面临这些挑战，领先的代工厂仍在不断取得进展。英特尔目前正在利用其 PowerVia 技术提高其 18A 节点的良率。台积电预计将于 2026 年在其 N16 节点上实现其用于 HPC 应用的 Super Power Rail 技术。三星正在研发 BPDN 技术，但尚未公布具体的量产时间表。

背面供电将电源转移到晶圆背面，只留下信号通过正面互连进行传输。从根本上讲，它就是将电力直接输送到需要的地方。

“我们希望为晶体管提供更优质的供电，”imec 高级研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 表示。“因此，我们并没有像瀑布一样将电源向上穿过 15 层的后端堆叠，避免高阻抗和电阻损耗，而是将电源放置在靠近晶体管的下方。这样可以更有效地解耦前端器件。”

巧妙地将供电网络与数据传输分离，对高性能计算 (HPC) 设备尤其有利。背面供电解决了日益严重的寄生电压 (IR) 降问题，该问题会大幅降低产品性能，并且会随着工艺节点的推进而恶化。背面供电网络 (BPDN) 通过在背面使用略粗、电阻更低的线路供电，而非低效的正面供电方式，由于电压下降更少，可将功耗降低高达 30%。硅片正面互连线可腾出空间，仅用于布线信号互连，并且由于昂贵的 EUV 光刻步骤更少，成本甚至可以更低。

英特尔副总裁兼互连和内存技术集成总监 Kevin Fischer 表示：“直接采用背面供电具有巨大的成本效益，因为成本的最大驱动因素是光刻工序。如果将间距推到极限，就必须切换，例如从 193nm 浸没式工艺切换到 EUV 工艺，或者从 EUV 工艺切换到间距加倍方案。我们完全采用正面直接印刷，无需进行间距划分，这意味着所有层都只需进行一次沟槽加工和一次通孔加工。虽然背面仍然需要添加层，但这些是几百纳米厚的粗金属线，因此相对便宜。”

尽管如此，背面电源技术为晶圆厂带来了全新的设备，例如晶圆研磨系统，它可以大幅减薄硅晶圆（至<100纳米），以及晶圆间键合系统。“这涉及许多新设备，例如晶圆键合和晶圆研磨，这在半导体行业并不常见，”Fischer说道。“此外，你还必须进行前后对准。这些工艺我们以前从未做过。”

除了掌握这些工艺之外，背面供电还引入了全新的应力分布，必须加以管理。例如，背面金属化和硅通孔 (TSV) 中使用的不同材料之间的热膨胀失配会产生机械应力，从而可能影响晶体管的特性。有团队最近利用虚拟制造技术开展了一项研究，结果表明，与传统的正面连接方案相比，背面直接连接方案会给环栅晶体管带来显著的额外应力。

转向背面供电对设计和制造都产生了重大影响。“一个很大的好处是，你可以释放大量原本会被电源占用的布线资源，” Synopsys高级产品经理 Jim Schultz 表示。“但是，要利用所有这些额外的信号布线，需要 EDA 方面进行大量的改造，因为几十年来我们一直采用一种方式——试图最大限度地提高电源和信号布线的效率。这是一个巨大的改变。”

另一方面，布线选项也更多了。“由于布线资源丰富，额外的自由度应该会让问题更容易解决，”Schultz 指出。“例如，可以通过在导线之间增加两倍间距来减少交叉耦合。这有助于改善电磁性能。如果我有两条信号线相邻，我可以将其分开，从金属 3 到金属 5，再以马蹄形布线。所以，有了新的选择。”

其他人也表示赞同。“从设计角度来看，这确实有很大好处，”菲舍尔说。“我们发现布线工具的易用性得到了提升，因为它们无需连接电网即可运行。而且，由于我们可以直接打印所有金属层，我们无需处理通常非常复杂的间距划分规则。”

更直接的电力输送也能提高电力利用率。“通过提高电力利用率，有源晶体管的密度可以得到更好的扩展，”英特尔的菲舍尔说道。“电力利用率取决于每个单元所能获得的电力，这可以更有效地利用晶圆上的晶体管。与不使用背面供电相比，使用背面供电后，晶体管的利用率提高了约 10%。”

背面供电方案提供了正面金属间距的一次性放宽，这可能有助于延迟一个或两个节点用低电阻金属（例如细间距层中的钌）替换铜互连。

与任何颠覆性半导体技术一样，要验证新的工艺配方、实现良率提升，并最终实现量产，仍需克服诸多挑战。对于背面功率，这些挑战包括：

• 硅通孔（TSV）的蚀刻和填充；

• 将器件晶圆与载体晶圆键合，然后进行极度晶圆减薄；

• Precise via reveal；

• 将背面互连与 TSV 对齐，然后完成背面金属堆栈和重分布层 (RDL)。

图 1：首先制作晶体管和电源过孔（a），然后进行多层正面金属化和电介质密封（b），键合至硅载体（c），最后进行背面电源处理

随着先进的背面供电方案（目前有三种）的出现，这些工艺变得越来越困难。第一种方案称为带电源轨的 BPDN，本质上是将背面电源轨上的过孔向上连接到 CMOS FET 周围，再向下连接到顶部触点。电源轨方法最初由 imec 于 2019 年开发，对前端器件的电流干扰最小。

第二种方法通常称为电源过孔，它稍微复杂一些，过孔从正面延伸到正面触点，比电源轨具有更大的微缩优势。英特尔的 PowerVia 工艺流程（见图 1）已经开发了大约 10 年。

第三种方法，即直接连接，实现起来最具挑战性，但它也能带来最佳的性能和微缩优势。在该方案中，背面通孔从下方直接接触晶体管的源极或漏极，这意味着晶圆需要进行减薄和蚀刻，直到几乎没有硅衬底（10纳米）剩余为止。

过去几年，Imec 一直在探索直接连接方案。“我们的背面供电方案已从 CFET 和纳米片发展到直接接触，”Beyne 说道。“我们的想法是直接在背面接触源极/漏极，这意味着必须严格控制所有公差才能有效实现这一点。对于我们最初的背面供电方案和最初的 TSV，如果在经过所有变形后，光刻工艺中覆盖了 20 纳米的层厚，那就行得通了。但例如，如果要接触栅极，则需要 3 纳米左右的层厚。”

光刻工具补偿这些变形的方法是通过在每个光罩区域进行校正，使背面连接与硅通孔 (TSV) 对齐。“在此期间，你已将晶圆键合到另一片晶圆上，移除了硅衬底，完成了晶圆键合操作——这可真是个‘折磨’，”Beyne 说道。“如果你期望晶体管位于你预想的位置，那可能并非如此，因为所有这些工艺步骤都会扭曲晶圆。因此，你需要通过测量已知的位移来校正光刻，查看接触点应该位于的位置；如果接触点不在，则朝正确的方向进行校正。令人惊讶的是，这种方法有效。”

晶圆背面采用金属层的挑战之一是芯片调试更加困难，因为调试通常需要通过硅片背面进行。“我们确实失去了一些功能，比如可以进入芯片内部进行微调或断开晶体管，”Fischer说。“但工程师们很聪明。这很大程度上是因为背面具有高度冗余。所以，即使需要切掉一些东西，在调试时仍然可以确保充足的电力输送。我们能够将调试过程缩短到一天半。”

此外，背面集成方法可能会影响有源器件内的应力分布，从而可能改变晶体管的电气特性。例如，背面金属化和硅通孔 (TSV) 引起的机械应力会影响环栅晶体管 (GAT) 中的沟道应变，从而直接影响载流子迁移率和驱动电流。

“模拟这些新的应力分布非常重要，因为应力在器件的 x、y 和 z 方向上会发生变化。应力管理是半导体器件性能的关键因素，尤其是在诸如环栅 (GAA) 晶体管等先进晶体管架构中，”Lam Research 半导体工艺和集成高级工程师 Sam Sarkar 表示。他强调了晶圆减薄和 TSV 形成对应力分布和光刻对准的影响。“这些工艺在晶圆处理、对准精度和热预算管理方面带来了新的挑战。”

在晶圆键合到载体晶圆之前和之后保持晶圆平整也非常困难。“如果你有两片平坦的晶圆，它们在键合后就不会平整了，因为键合过程中会产生变形，”imec 的 Beyne 说道。“键合机使用了一些技巧，比如在键合过程中弯曲晶圆，这样你做的其实是相反的，当晶圆从键合机出来时，它们实际上是平的。但是，如果你将晶圆减薄——这是必须的——那么这片晶圆的弯曲程度就是两片初始晶圆弯曲程度的总和。所以你必须确保从两片相当平坦的晶圆开始。起点越平坦，最终效果越好。”

除此之外，采用背面供电后，芯片产生的热量不再是单向的。在传统的正面全金属化的芯片中，热量主要通过硅片散发到散热器和外部。“使用背面PDN，在连接散热器的硅片和器件之间会有一个后端线路。因此，由于靠近器件的地方存在这些导热性较差的层，因此会造成一定的热损失。如果能设计出更好的背面层来散热，就能弥补这一劣势，”Beyne说道。“这更多的是局部热点问题，需要将热量分散到更大的区域，以便于控制。”

背面供电似乎已准备好在 2nm 以下逻辑器件中实现，尤其是高功率、高性能器件，其中 BPDN 可以在更快的开关速度、更低的电压下降和更高的功率效率方面发挥最大的优势。

克服工艺挑战需要极致晶圆减薄、晶圆键合、正反面互连对齐，以及学习如何调试先进器件。一旦第一代背面供电网络 (PSN) 实现，芯片制造商将面临一项艰巨的任务：将电源直接连接到晶体管源极/漏极。这将给亚纳米工艺带来一系列全新的挑战。