22nm平面逻辑器件工艺流程

接触孔模块

(29) 钨沟槽

PSG上沉积非晶碳硬掩膜，涂覆TARC和光刻胶并图案化。先刻蚀非晶碳硬掩膜，然后去除光阻，Piranha清洗去除残胶。

各向异性刻蚀穿PSG，形成接触孔，刻蚀停止于源漏极的氮化硅上。然后化学刻蚀氮化硅和氧化硅，并停止于源漏极的NiSi上。

去除非晶碳硬掩膜，并Piranha清洗。晶圆经除气(degas)和氩气溅射预清洁(pre clean)去除NiSi表面的自然氧化物。沉积60A的Ti作为粘附层，30A的TiN作为阻挡层，RTA处理使Ti/TiN反应以调节粘附层电阻。

先沉积一层钨种子层，保证覆盖率，然后使用CVD的方法沉积2500A钨填充接触孔(WF6+H2或SiH4)。通过CMP使钨与PSG齐平。沉积一层氧化物缓冲层用于光滑PSG表面并使PSG和钨槽共面。

32nm后，采用将钨塞抛光到与栅电极共面。更短的钨塞意味着更小的接触电阻。同时栅电极会被抛光掉约700A。

(30) 栅电极置换

首先刻蚀掉非晶硅栅芯轴，offset spacer氧化层和栅极底部的etch stop layer氧化层也会被去除。

生长一层极薄的氧化硅并氮化，形成10A的SiON底部界面层，该层需要严格的生长条件以保证SiON和Si界面之间的高迁移率。

接着通过ALD的方法沉积约18A的HfO2，作为high k介质层。

金属栅叠层

采用PVD沉积2nm TiN层，作为PMOS功函数金属(WF metal)，共形层填充PMOS和NMOS的空腔。

PVD沉积1nm的TaN，作为刻蚀停止层。PVD沉积5nm的TiN，提供应变和栅叠层底部的电接触。

涂胶，保护PMOS。NMOS的TiN被刻蚀掉，停止在TaN上。TaN的完整性在TiN刻蚀时被破坏(compromised, <10A)。

去除光阻并清洗晶圆。PVD沉积4.8nm的TiAl，仅沉积在水平表面，不沉积在侧壁。400℃以下退火处理，仅使NMOS处TiAl中的Al扩散通过compromised TaN阻挡层，与其下面的TiN反应形成high k介质上的TiAlN NMOS功函数金属。

退火时，PMOS处厚的TiN和完整的TaN会阻止Al的扩散，因此PMOS的功函数金属为TiN。

PVD沉积厚TiN和TiAl(Ti65Al35)于水平表面，以填充栅极。

CMP回抛至栅电极与晶体管共面，最上层的TiAl会被氧化成AlTiO。

置换栅极结构

NMOS和PMOS的栅极金属叠层是压缩的，因此对沟道产生拉应力，可提高NMOS载流子迁移率。拉应力会降低PMOS的驱动电流，但会克服SiGe在源漏区的压应力。

(31) 氮化物接触刻蚀停止层(CESL)沉积

四层氮化硅沉积于晶圆表面，密封晶体管顶部并作为后面的contact trench的刻蚀停止层。

金属化模块

(32) 层间介质(ILD)沉积

包括约1000A的碳掺杂氧化物(CDO)沉积后经过紫外线固化，以烘烤出孔隙源并降低k值，然后沉积400A TEOS作为CMP的刻蚀停止层，再是300A TiN硬掩膜。

HMDS处理后，涂覆BARC和光阻。

软烘，曝光，显影，后烘。依次刻蚀BARC和TiN，停在TEOS上。

去除光阻和BARC并清洗晶圆。以TiN为硬掩膜刻蚀TEOS和CDO，停在氮化硅上，形成metal 1沟槽。

(33) 第一层金属(M1)形成

晶圆清洗后，氩离子溅射打开氮化硅刻蚀停止层。晶圆经degas去除trench中的污染物，然后湿法清洗，在氩离子溅射清除残余有机物和碳污染物。接着使用IMP PVD (离子化金属等离子体PVD) 沉积30A的Ta和80A的TaN，作为铜阻挡层。TaN用于将铜埋入双大马士革沟槽和通孔中，铜是衬里，有助于这些结构中的铜填充。

氧化硅上沉积Ta会形成不利的高阻β相，在TaN上沉积Ta会形成低阻的α相。TaN与氧化硅粘附性好，且不与铜反应。铜对于晶体管有毒化作用，不能让它污染AA区，因此通常被埋在扩散阻挡层中(TaN/Ta或SiCN)。

沉积完阻挡层后不破真空，沿沟槽沉积300A的铜种子层。然后电化学沉积6000A的块铜。300℃退火90s，以确定晶体结构并降低电阻。

CMP磨掉Cu和Ta，停在TEOS上。沉积一层氧化硅缓冲层使TEOS表面光滑，保证TEOS和Cu线共面。CMP后清洗。

(34) 铜密封

沉积30A的富硅的氮化硅(SRN)，并与铜反应生成CuSix。这是一个自限性反应，CuSix可以阻止Cu的扩散。CuSix具有电泄露性，因此需要进一步氮化，转变为SiN。

沉积300A刻蚀停止层SiCN，第一层金属中的铜被Ta/TaN和顶部的SiCN包围。

在22nm节点，互连延迟比栅极延迟大近20倍。仅靠铜线无法将互连延迟降到最低，必需在铜线之间使用低k介电材料，以减少相邻金属线之间的电容耦合。减少寄生电容，并降低相邻金属线之间的串扰可能性。

SiO2的k值为3.9-4.2。第一代低k介电质为氟硅玻璃(FSG)，k值为3.5，用于130nm和90nm。第二代低k介电质为碳掺杂氧化物(CDO)，也称有机硅酸盐玻璃(OSG)或黑钻(SiCOH)，k值3.0，用于90nm和65nm。增大碳含量可使k值降到2.7，45/32/28nm用的多孔材料，k值降到2.5。第三代低k介电质由多孔聚合物组成，k值＜2。

(35) 第二层间介质层沉积

沉积7000A的SiCOH (CDO)，紫外烘烤去除porogens，形成多孔结构，降低k值。沉积400A的TEOS作为CMP停止层、300A TiN硬掩膜、300A BARC和光阻。

显影后先后刻蚀BARC和TiN，去除光阻并清洗晶圆，只留下TiN沟槽硬掩膜。

重新涂覆BARC和光阻，并图案化。各向异性刻蚀出通孔但不完全刻到SiCN刻蚀停止层，形成不完全的通孔。

拔掉BARC和光阻，清洗晶圆。使用TiN硬掩膜作为模板，刻出第二金属槽，停在SiCN刻蚀停止层上。

正视图如下

氩离子溅射刻蚀打开通孔底部的SiCN，暴露出铜线，形成完全的通孔。

(36) 第二金属层M2

晶圆经degas去除水和污染物，湿法清洗+氩离子溅射去除聚合物残留、CuO和碳污染。IMP PVD沉积80A TaN和30A Ta作为沟槽Cu的扩散阻挡层。TaN和Ta沉积后都需要氩离子二次溅射来提高侧壁覆盖率。

沉积完阻挡层后，不破真空沉积300A的铜种子层，6000A块体铜通过电化学沉积(电镀)。300℃退火90s来调控晶粒尺寸。

CMP抛光电镀铜，去除TiN、TaN/Ta，停在TEOS上。长一层氧化物缓冲层，使TEOS表面光滑，TEOS和Cu共面。沉积富硅氮化硅(SRN)，转变为CuSi，再转变为SiN。沉积300A的SiCN封闭第二层金属的顶部。

(37) 以这种大马士革工艺再沉积七层金属沟槽和通孔。