摘 要： 随着汽车电子技术的进步，FPD-Link Ⅲ作为高速串行视频传输接口，正广泛应用于智能座舱系统。为对其进行检测，提出一套基于DS90UB948 解串芯片的FPD-Link Ⅲ视频处理方案。系统采用ZYNQ 作为处理核心，对解串芯片输出的并行信号进行图像压缩拼接和输出，输出的拼接视频流用于实时显示。采集的单路图像用于质量检测，通过图像相似度算法进行定量分析。实验结果表明：系统可正确接收、处理三路FPD-Link Ⅲ视频流，拼接图像连贯流畅，采集图像清晰；并且SSIM 图像相似度算法可准确定位异常通路，满足了FPD-Link Ⅲ的质量验证要求，为构建高阶智能驾驶仿真测试平台的图像采集与传输提供了技术支持与保障。
随着汽车电子技术的不断进步，汽车行业正迎来一场巨大的变革。汽车已经从简单的机械交通工具变成复杂的移动平台，现代汽车智能座舱中液晶显示器、车载娱乐系统及驾驶信息显示屏不断增多，为驾驶员和乘客提供了丰富的信息和娱乐方式[1-3]，但也对视频传输带来了巨大的挑战。
传统的视频传输接口有USB、MIPI、Camera Link等。其中USB 传输带宽低，难以满足高清视频传输需求；MIPI 传输距离有限，对电磁干扰较为敏感；Camera Link 虽提供了高带宽，但是抗干扰性差、成本较高，难以用于工业量产[4-5]。相比之下，FPD-Link 接口集高带宽、抗干扰性以及成本效益于一身。发展到第三代的FPDLink Ⅲ芯片组满足AEC-Q100 汽车可靠性标准和ISO-10605 电磁兼容性标准，为车载摄像系统、显示器面板等图像传输[6-8]提供了解决方案，其应用领域还扩展至医疗、航空工程的图像传输[9-10]，得到了这些行业的高度认可。尽管FPD-Link Ⅲ在视频传输领域展现了巨大的潜力，但现有研究主要集中于视频传输、重构与显示[11]等方面，对于FPD-Link Ⅲ的检测仍处于空白阶段。在现有文献中，缺乏针对这方面的全面检测方案，工业上往往依赖人工进行视频流畅性和眼图完整性判断，但这种方式不仅效率低下，且缺乏统一的检验方法，容易受到主观判断影响，导致检测结果不稳定。因此，研究一种对汽车域控制器FPD-Link Ⅲ接口可靠性的高效测试方案势在必行。
本文就某公司的智能座舱域控制器，提出了一种基于ZYNQ 7000 与DS90UB948 的三路FPD-Link Ⅲ的检测系统。该系统通过HDMI 进行三路视频拼接显示，并采用以太网进行视频图像采集，最后使用图像相似度比对来完成FPD-Link Ⅲ功能性测试。
FPD-Link Ⅲ是由TI 公司研发的一种点到点高速串行视频接口标准，可实现多通道无损视频传输。它通过双绞线或同轴线缆进行低压差分传输以抑制共模噪声，来获得更远的传输距离。根据FPD-Link Ⅲ传输协议，其线缆上主要传输电力和图像数据、时钟、状态与控制信息。FPD-Link 通过时分复用技术完成线缆上的正反通道叠加，正向通道使用8b/10b 编码进行高速视频数据和部分控制信息的传输，反向通道进行低速状态和控制信息传输。接收端IC 集成解串器进行串/并转换、时序恢复等操作。图1 为FPD-Link Ⅲ的典型应用。
图1 FPD-Link Ⅲ典型应用
某公司提供的智能座舱域控制器有多种接口，涵盖了图像与显示、感知与检测、导航与通信等功能。其仪表屏、中控屏、下控屏均采用FPD-Link Ⅲ接口输出1 920×720、30 Hz 的视频。为了高效检测这三路输出，所设计的整体测试结构如图2 所示，将智能座舱域控制器置于高温箱模拟实车工作环境。板卡同时接收、处理三路FPD-Link Ⅲ视频，拼接视频流通过HDMI接口传输至显示器，以方便测试人员实时观测多路信号；板卡同时通过网络模块发送单路视频图像至上位机进行接收采集，接着通过数据处理模块完成对采集图像的自动检测和判断。
图2 整体测试结构图
为了对智能座舱域控制器FPD-Link Ⅲ信号进行解串、处理和输出，设计板卡的总体结构，见图3。为了模块化设计与标准化设计，板卡主要由视频板卡底板与搭载的核心处理板构成。智能座舱域控制器输出的三路FPD-Link Ⅲ信号经过3 颗解串芯片，得到FPD-Link Open LDI 格式的LVDS信号。ZYNQ对3组LVDS信号进行处理，并用双通道DDR3进行缓存，同时还负责外围设备的通信与配置。最后图像通过HDMI和LAN进行输出。
图3 板卡总体结构
作为TI 公司开发的高速串行视频接口协议，解码模块采用专用的DS90UB948 芯片完成FPD-Link Ⅲ至并行的FPD-Link Open LDI 的LVDS 接口转换设计，以确保最佳性能与兼容性。该芯片支持最高192 MHz 像素时钟频率，并能实现2K 分辨率的视频处理，自动时钟对齐和补偿功能简化了系统设计并提高了信号的稳定性。以芯片手册为指导并结合实际应用，设计的DS90UB948 芯片部分原理图如图4 所示。
图4 DS90UB948 芯片部分原理图
在设计中，PDB 引脚被设置为高电平以使能芯片。由于FPD-Link Ⅲ信号源与芯片间存在电位差，因此芯片输入端RIN0±和RIN1±需串联33 nF 的AC 耦合电容以提供直流隔离。采用分压电阻将MODE_SEL0 设置在0.757 V，并将MODE_SEL1 接地使芯片工作在STP 输入、单路OLDI 输出模式下。为区分3 颗解串芯片，分别将IDx 引脚电压设置成0 V、0.559 V、0.757 V，以设定初始I2C 地址。为了增强信号的完整性并减少传输过程中的信号衰减，每对差分数据与时钟信号都通过100 Ω 的终端匹配电阻以实现阻抗一致。最后通过引出LOCK信号显示内部时钟数据，恢复电路工作状态。
为适配机柜统一的DC 24 V 电源，本文采用分级降压获取各芯片所需供电。第一级采用LMR33630芯片将24 V 降至5 V，第二级采用TPS563201 芯片将5 V 降至3.3 V、1.8 V 和1.2 V。分级降压设计不仅确保了转换效率，还有利于后期进行故障排查。网络传输模块采用RTL8211芯片，其支持千兆以太网通信和嵌入式自诊断。
RTL8211 芯片采用25 MHz 晶振为时钟参考，并通过RGMII 接口连接ZYNQ，同时通过MDI 差分对连接网络变压器。
在对外围的指示灯模块、JTAG、电平转换模块等进行设计布局之后，为了适配机柜的槽位尺寸，视频板卡整体设计如图5 所示。
图5 板卡整体设计
板卡左侧为三路FPD-Link Ⅲ接口，中间部分采用2个100 PIN 与1 个60 PIN 基板连接器与核心处理板相连；右侧通过2 个接插器接至外部电源，输出至外部的RJ 45 网口与HDMI 接口。板卡采用四层板设计，分区建立功率地和电源地铺铜区域，以降低不同地线间的电磁干扰。螺丝孔位与板卡EARTH 网络相连以保持接地。
ZYNQ-7000 系列融合了FPGA 和ARM，内部分别有PL 和PS 模块，可发挥各部分优势来完成软件层面的设计。图6 为本次程序结构框图，主要由LVDS to RGB、DMA_WR、DMA_RD、视频模块构成。输入的D0~D3 差分数据与差分时钟LVDS 信号通过LVDS to RGB 模块得到像素数据及时钟、使能标志信号。数据通过由FIFO 封装的DMA_WR 和DMA_RD 模块，经片内AXI4总线访问挂载在PS 端的DDR3 进行缓存。PL 同时将单帧视频图像存入BRAM 内。PS 端使用AXI4 协议同步读取位于BRAM 内的视频图像数据，通过RGMⅡ协议发送至RTL8211FD，完成以太网的传输。PL 端对DDR3缓存的数据进行处理拼接后，配合HDMI 的时序驱动与显示程序，完成HDMI 的图像输出。
图6 程序整体结构框图
在解串芯片配置条件下，FPD-Link Ⅲ的解串时序图如图7 所示。输入ZYNQ 的差分时钟遵循4∶3 的占空比，每一帧包含了28 像素时钟及RGB888 像素数据与行场同步、使能信号。每一帧都从2 个像素时钟的高电平开始，并包含之后的3个像素时钟低电平，以下一帧2个高电平结束。
图7 24 bit 单路解串FPD-Link 时序图
LVDS to RGB 模块设计在遵循赛灵思官方文档XAPP585 的基础上，通过参数调整和时序优化以保证处理FPD-Link Ⅲ视频流的高稳定性和低延迟。该模块的程序框图如图8 所示，使用IBUFGDS 和IBUFDS 模块作为输入缓冲器，将差分信号转换为单端信号。其中一路单端时钟数据用于MMCM，生成包括ISERDES 采样时钟和像素时钟等时钟；剩余单端时钟和单端数据通过IDELAYE2 模块完成时序校准后，通过ISERDESE2模块变成并行4 位数据。受限于架构，ISERDESE2 模块只能完成1∶2、1∶4 的转换，而本设计需要4∶7 的非标转换，所以需通过Gearbox 模块完成4∶7 的速率转换，最终恢复出4 通道共28 位的数据。按图7 时序图对其进行提取组合即可得到RGB 数据和行场同步、使能信号。
图8 LVDStoRGB 模块程序框图
由于DDR3 挂载在PS 端，因此PL 端需通过AXI4-DMA（Direct Memory Access）进行内存数据的访问[12]，利用DMA 高效、低延迟的传输能力，完成高带宽FPDLink Ⅲ数据的实时读写。因为读写模块逻辑近乎镜像，主要介绍DMA_WR 模块。该模块主要由DMA PS端配置、DMA 读信号、DMA 控制信号和DMA FIFO 信号构成，通过异步FIFO 完成跨时钟域的数据传输。来自LVDS to RGB 的RGB888 数据以pixel_clk 为时钟参考存入FIFO，以PS 端的ui_clk 为参考进行数据读取。该模块使用异步FIFO 配合DMA 写状态机完成数据的突发写。为了传输一帧1 920×1 080 的图像，每个像素数据为4 B，需传输8 294 400 B 数据，以128 位宽的DMA 来传输，总突发长度为518 400。为了减少数据丢失风险，在DDR 内设立8 个缓冲区，每一个缓冲区存放一帧视频图像，因此DDR 内每一路FPD-Link Ⅲ视频图像存储必须单独留出至少′h3F4_8000 空间。在对DMA 突发长度进行定义之后，DMA 各参数配置如表1 所示。
表1 DMA 参数配置
在异步FIFO 完成对跨时钟域的数据缓存后，还需通过状态机将数据发送至端口。如图9 所示，DMA 写状态机抓取LVDS to RGB 模块输出的行同步上升沿作为开始信号，经一段时间的等待完成FIFO 的复位，待FIFO 正常工作之后，拉高dma_wr_en 信号，写状态机从空闲S0 进入DMA 突发写判断S1 状态。首先使用突发次数计数器来判断是否为最后一次读写，以确定本次突发写数据个数，同时输出缓冲区计数器值以确定当次写地址；接着采用FIFO 读数据计数器来判断是否够一次突发传输，若外部DMA 同处于空闲状态，便可进行DMA 突发写请求，并跳转至DMA 写请求状态机S2。待外部DMA 忙碌时，状态机跳转至S3 写等待状态。当外部DMA 写响应完成时，重新跳转至突发写判断S1 状态，开始新一轮的写入。
图9 DMA 写状态机
智能座舱域控制器单路FPD-Link Ⅲ为1 920×720、30 Hz 视频输出。为将三路视频同时显示在1 920×1 080 分辨率的显示器上，需进行视频的压缩和拼接。
在顶层模组配置中，DMA_RD 模块异步FIFO 读位宽为64，图像拼接模块像素数据位宽为32。由于位宽不匹配，DMA_RD 模块每次读出的两个32 位像素点数据，在传入图像拼接模块高位都会被舍弃。通过间隔一位丢弃一个像素，完成了单幅图像像素总数的对半压缩，宏观上即为1 920×1 080 至1 920×540 的画幅转变。视频拼接模块使用HDMIDRIVE 模块生成的像素坐标信号pixel_x、pixel_y，将显示区域按田字格均匀划分成4个区域。视频拼接模块框图如图10 所示，当像素坐标处于某区域时，将该路压缩完的像素数据赋值给HDMI_RGB；当像素坐标处于该区域之外时，该路像素数据被舍弃，HDMI_RGB 由对应路像素数据替代。通过区域划分并选择输出，完成了1 920×540 至960×540的画幅转变，使得1 080P 显示器能同时显示三路FPDLink Ⅲ视频流。
图10 视频拼接模块框图
若三路DMA_RD 中的FIFO 只按LVDS to RGB 模块的RGB 像素锁定信号来读取，会因同时读取速度过快而出现像素错位、画面撕裂的问题，所以需定义使能信号分别控制各路FIFO 读取使能。当像素行场坐标处于上半幅位置时，只有通道1、2 的FIFO 读取；当显示到下半幅图像时，通道3 的FIFO 才能进行读取。这样设计不仅确保了时序无误，还配合高效的间隔像素丢弃压缩策略，确保了图像的连续和完整。简洁的模块设计不仅提高了系统运行稳定性，还使其更易调试与优化。最终视频拼接模块输出的HDMI_RGB 配合HDMI 驱动与显示模块，完成压缩视频图像的输出。
为了对软件关键模块的正确性进行评估，采用Testbench 进行波形仿真，并通过ILA 探针进行信号抓取验证，得到的波形如图11 所示。
图11 波形数据
对于LVDS to RGB 模块，Testbench 模拟了解串芯片输出的89 MHz 差分时钟与623 MHz 数据信号输入。该模块能正确恢复出与原频率相同的rgb_clk。像素数据与使能信号经9 个rgb_clk 周期处理后同步输出。对于DMA_WR 模块，当DMA 空闲且FIFO 内部数据个数超过一次突发传输个数，状态机进行跳转进入写模式，DMA进入忙碌状态。FIFO 内部数据逐渐减少至一次突发传输完成后，DMA重回空闲状态并开始等待下一次传输。
系统关键模块测试无误后，实物测试平台搭建如图12a）所示。智能座舱域控制器通过FPD-Link Ⅲ线缆连接至测试板卡，经板卡处理的数据分别通过HDMI和以太网传输至显示器和上位机。三路拼接图像如图12b）所示，上位机单通道采集图像如图12c）所示。从检测结果来看，系统可正确接收处理三路FPD-Link Ⅲ视频流。显示器上拼接的1 080P 视频显示流畅，画面无撕裂；上位机能快速切换、显示并采集各路未压缩的视频图像，以进行FPD-Link Ⅲ质量检测。由于工业现场需对多个域控制器进行同时自动化检测，而采用人力进行逐路检测效率低下、易产生主观偏差，因此在FPD-Link Ⅲ自动化测试中，采用SSIM 算法实现图像相似度检测。其相似度检测函数如下：
图12 测试图像
式中：l(x,y)为亮度比较；c(x,y)为对比度比较；s(x,y)为结构比较；通过三个不同的权重系数α、β、γ 完成整体的SSIM 指数评定。相较于其他算法，SSIM 不仅考虑像素值差异，还充分考虑了亮度、对比度和结构三个方面的信息，使其更加接近人类感知[13]。SSIM 值映射至主观意见评分MOS 如表2 所示[14]。
表2 SSIM 映射主观意见评分
智能座舱域控制器FPD-Link Ⅲ输出的仪表图像只有时钟显示区域发生变化，通过区域分割，将采集图像划分为时钟变化动态区域和静止图像区域。动态区域变化的总时间像素点约为35 000 个，将周围像素值代入时间像素点，得到SSIM 值约为0.956。
由此并结合表2 给出：测试图像的SSIM 评价标准为静态区域≥0.99，动态区域>0.956。与此同时，对动态区域变化时钟进行OCR 提取识别，若提取字符也符合YYYY-MM-DD HH-MM-SS 时间格式，则输出pass 以示测试通过。
部分测试数据如表3 所示。
表3 测试数据
对测试记录进行检查，发现一路尽管时间识别正确，但静态与动态区域SSIM 值均显著偏小，检查如图13所示的通道采集图像，发现有条状缺陷。结合自动化检测报警机制，测试人员只需查看报警信息，即可快速从多个被测产品中定位异常通路并进行故障排查，大大提高了检测与故障响应效率。
图13 缺陷图像
相较于传统视频接口，FPD-Link Ⅲ因其高速率、差分传输与串行编码等特点，目前尚无成熟的检测方案。本文设计系统借助ZYNQ 强大的并行处理能力与定制化优势，高效完成多路智能座舱域控制器FPD-Link Ⅲ信号的接收与恢复。本文通过时间格式比对和设置，以0.956 与0.99 为SSIM 相似度阈值，给出了图像质量评价方案，其相较于其他算法更加贴近人眼主观感受，最终实现了对FPD-Link Ⅲ信号质量与完整性的自动化检测与判断。该系统现已在某汽车制造有限公司正式投入使用，实践应用表明其能完成预期测试目标，填补了FPD-Link Ⅲ检测领域的空白。此外，智能座舱域控制器还集成了CAN、USB、以太网等接口，未来可进一步整合这些接口的检测，积极推动高阶智能驾驶仿真测试发展，建设更加全面、高效的检测平台。
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