有网友质疑大家普遍对信号完整性很重视，但对于电源完整性的重视好像不够，主要是因为，对于低频应用，开关电源的设计更多靠的是经验，或者功能级仿真来辅助即可，电源完整性分析好像帮不上大忙，而对于50M -100M以内的中低频应用，开关电源中电容的设计，经验法则在大多数情况下也是够用的，甚至一些芯片公司提供的Excel表格型工具也能搞定这个频段的问题，
而对于100M以上的应用，基本就是IC的事情了，和板级没太大关系了，所以电源完整性仿真，除非能做到芯片到芯片的解决方案，加上封装以及芯片的模型，纯粹做板级的仿真意义不大，真是这样吗？
其实电源完整性可做的事情有很多，今天就来了解了解吧。
信号完整性与电源完整性分析
信号完整性(SI)和电源完整性(PI)是两种不同但领域相关的分析，涉及数字电路正确操作。
在信号完整性中，重点是确保传输的1在接收器中看起来就像 1(对0同样如此)。在电源完整性中，重点是确保为驱动器和接收器提供足够的电流以发送和接收1和0。因此，电源完整性可能会被认为是信号完整性的一个组成部分。实际上，它们都是关于数字电路正确模拟操作的分析。
分析的必要性
如果计算资源是无限的，这些不同类型的分析可能不存在。整个电路将会被分析一次，而电路某一部分中的问题将会被识别并消除。
但除了受实际上可仿真哪些事物的现实束缚之外，具有不同领域分析的优点在于，可成组解决特定问题，而无需归类为“可能出错的任何事物”。在信号完整性中，例如，重点是从发射器到接收器的链路。可仅为发射器和接收器以及中间的一切事物创建模型。
这使得仿真信号完整性变得相当简单。另一方面，要仿真电源完整性可能有点困难，因为“边界”有点不太明确，且实际上对信号完整性领域中的项目具有一定的依赖性。
在信号完整性中，目标是消除关于信号质量、串扰和定时的问题。所有这些类型的分析都需要相同类型的模型。它们包括驱动器和接收器、芯片封装及电路板互连(由走线及过孔、分立器件和/或连接器组成)的模型。
驱动器和接收器模型包括关于缓冲器阻抗、翻转率和电压摆幅的信息。通常，IBIS 或 SPICE 模型用作缓冲器模型。这些模型与互连模型结合使用来运行仿真，从而确定接收器中的信号情况。互连将主要包括行为类似于传输线的电路板走线。此类传输线具有阻抗、延迟和损耗特性。
它们的特性决定了所连接的驱动器和接收器与彼此进行交互的方式。互连的电磁特性必须使用某种类型的场求解器进行求解，该场求解器通过可与信号完整性仿真器结合使用的电路元件或 S 参数模型来描述其特征。
大多数走线均可建模为一个均匀的二维横截面。该横截面足以计算走线的阻抗特性。阻抗将会影响信号线上接收器中的波形形状。最基本的信号完整性分析包括设置电路板叠层(包括适当的介电层厚度)，以及查找正确的走线宽度，以实现一定的走线目标阻抗。
与过孔相比，对走线进行建模会相对比较容易。当对较快的信号进行信号完整性分析时，适当的过孔建模就变得非常重要。通常，千兆位信号需要通过三维场求解器对模型特征进行适当地描述。幸运的是，这些信号往往是不同的，这使它们的影响相对局部化。
穿过过孔的快速、单端信号与配电网络(PDN)进行强有力地交互。从这些过孔返回的电流穿过附近的缝合孔、缝合电容器和/或平面对(组成PDN且需要建模以进行电源完整性分析的相同元器件)。
图1：在走线横截面、信号过孔和 PDN 上的能量传播在电源完整性分析中，较高频率的能量分布在整个传输平面上。这立即使此分析比基本信号完整性更复杂，因为能量将沿x和y方向移动，而不是仅沿传输线一个方向移动。在直流中，建模需要计算走线的串联电阻、平面形状和过孔相对较为简单。
但是对于高频率，分析PDN的不同位置上电源与地面之间的阻抗需要复杂的计算。阻抗将根据电路板的位置(电容器的放置位置、安装方式、类型及电容值)而异。高频行为(如安装电感和平面扩散电感)需要包括在建模中，以便生成准确的去耦分析结果。存在简单版本的去耦分析(通常称为集总分析)，在此分析中，会将PDN视为一个节点来计算其阻抗。
这通常是可一次性成功的有效而快速的初步分析，可确保有足够的电容器且它们具有正确的值。然后，运行分布式去耦分析可确保在电路板的不同位置满足PDN的所有阻抗需求。
信号完整性仿真
信号完整性仿真重点分析有关高速信号的3个主要问题：信号质量、串扰和时序。对于信号质量，目标是获取具有明确的边缘，且没有过度过冲和下冲的信号。
通常，可以通过添加某种类型的端接以使驱动器的阻抗与传输线的阻抗相匹配来解决这些问题。对于多点分支总线，并非总能匹配阻抗，因此，需要将端接和拓扑的长度变化相结合来控制反射，使得它们不会对信号质量和时序产生不利影响。
图2：使用信号完整性分析和设计空间探索消除信号质量和串扰问题
可以运行这些相同的仿真，以确定信号经过电路板时的传输时间。电路板时序是系统时序的一个重要组成部分，并受线路长度、其在经过电路板时的传播速度以及接收器中波形形状的影响。由于波形的形状确定了接收的信号穿越逻辑阈值的时间，因此，它对于时序来说是非常重要的。这些仿真通常会驱动走线长度约束的变化。
通常运行的另一个信号完整性仿真是串扰。这涉及多条相互耦合的传输线。随着走线挤进密集的电路板设计，了解它们正在相互耦合多少能量对于消除因串扰产生的错误是非常重要的。这些仿真将推动走线之间的最小间距要求。
电源完整性仿真
在电源完整性分析中，主要仿真类型有直流压降分析、去耦分析和噪声分析。直流压降分析包括对PCB上复杂走线和平面形状的分析，可用于确定由于铜的电阻将损失多少电压。
此外，还可以使用直流压降分析来确定高电流密度区域。实际上，可以使用热仿真器对它们进行协同仿真，以查看热效应。幸运的是，针对直流压降问题的解决方案非常简单：添加更多的金属。这些额外金属可能会采用更宽和/或更厚的走线和平面形状、额外平面或额外过孔。
图3：显示PI/热协同仿真中“热点”的电流密度和温度图上面简要讨论的去耦分析旨在确定和最大限度减少电路板不同IC位置上电源与地面之间的阻抗。
去耦分析通常会驱动PDN中所用电容器的值、类型和数量的变化。因此，它需要包括寄生电感和电阻的电容器模型。它还会驱动电容器安装方式的变化和/或电路板叠层的变化，以满足低阻抗要求。噪声分析的类型可能会有所不同。它们可以包括围绕电路板传播的、来自IC电源管脚中的噪声，可通过去耦电容器对其进行控制。
通过噪声分析，可以调查噪声如何从一个过孔耦合到另一个过孔，可以对同步开关噪声进行分析。在许多情况下，这种噪声是由信号切换(从1到0及从0到1)引起的，因此它与信号完整性密切相关。但在所有情况下，这些电源完整性分析的最终目标是驱动PDN的变化：电源/地面平面对、走线、电容器和过孔。
表1：信号完整性和电源完整性之间的差异
PDN不仅充当为IC提供电流的手段，还用作信号的返回电流路径。信号完整性与电源完整性之间的大量交叉发生在过孔中。对于穿过过孔的单端信号来说，PDN充当该信号的返回电流路径
附近的过孔或电容器为返回电流提供路径，以使其从一个平面移至下一个平面。因此，PDN实际上决定了该单端过孔的阻抗和延迟特性，并且对于更快的单端信号(如DDR3和DDR4)的精确建模来说是至关重要的。使用这一相同的SI/PI组合过孔模型，可以分析从一个过孔到下一个过孔的耦合，以及信号通过过孔到PDN的耦合。
同样地，PDN对于最大限度减少可能由多个信号切换(通常称为SSN)同时引起的噪声来说是至关重要的。如果在IC电源管脚中的PDN阻抗太高，当所有驱动器同时切换时，它们的切换电流将产生电压，而该电压可在信号本身中观察到。
可通过利用去耦分析设计一个出色的低阻抗PDN来消除此问题。全面仿真此问题以查看对信号的影响，要求能够同时执行信号完整性分析和电源完整性分析。驱动器的SPICE模型传统上用于执行此类分析，但更新的IBIS模型也具有相应的基础架构，以包括在查找信号完整性时的PDN影响。
信号完整性和电源完整性的分析对于成功的高速数字设计来说是至关重要的。它们为需要进行哪些设计更改提供了有价值的见解。此外，随着建模方法和计算能力的改善，如果能够同时仿真这两种类型的完整性，则会清楚地了解电路的实际行为、设计中真正存在的利润以及它们如何实现最佳可能性能。
电源完整性设计的几点考虑因素
1、 电源系统噪声余量分析
绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是±5%。
老式的稳压芯片的输出电压精度通常是±2.5%，因此电源噪声的峰值幅度不应超过±2.5%。精度是有条件的，包括负载情况，工作温度等限制，因此要有余量。
2. 电源噪声余量计算
比如芯片正常工作电压范围为3.13V到3.47V之间，稳压芯片标称输出3.3V。安装到电路板上后，稳压芯片输出3.36V。
那么容许电压变化范围为3.47-3.36=0.11V=110mV。
稳压芯片输出精度±1%，即±3.363*1%=±33.6mV。
电源噪声余量为110-33.6=76.4mV。
3. 电源噪声是如何产生
第一，稳压电源芯片本身的输出并不是恒定的，会有一定的波纹。
第二，稳压电源无法实时响应负载对于电流需求的快速变化。稳压电源芯片通过感知其输出电压的变化，调整其输出电流，从而把输出电压调整回额定输出值。
第三，负载瞬态电流在电源路径阻抗和地路径阻抗上产生的压降，引脚及焊盘本身也会有寄生电感存在，瞬态电流流经此路径必然产生压降，因此负载芯片电源引脚处的电压会随着瞬态电流的变化而波动，这就是阻抗产生的电源噪声。
4. 电容退耦的两种解释
采用电容退耦是解决电源噪声问题的主要方法。这种方法对提高瞬态电流的响应速度， 降低电源分配系统的阻抗都非常有效。
4.1 从储能的角度来说明电容退耦原理
在制作电路板时， 通常会在负载芯片周围放置很多电容， 这些电容就起到电源退耦作用。其原理可用图 1 说明。
当负载电流不变时，其电流由稳压电源部分提供，即图中的I0，方向如图所示。此时电容两端电压与负载两端电压一致，电流Ic为0，电容两端存储相当数量的电荷，其电荷数量和电容量有关。
当负载瞬态电流发生变化时，由于负载芯片内部晶体管电平转换速度极快，必须在极短的时间内为负载芯片提供足够的电流。但是稳压电源无法很快响应负载电流的变化，因此，电流I0不会马上满足负载瞬态电流要求，因此负载芯片电压会降低。但是由于电容电压与负载电压相同，因此电容两端存在电压变化。
对于电容来说电压变化必然产生电流，此时电容对负载放电，电流Ic不再为0，为负载芯片提供电流。只要电容量C足够大，只需很小的电压变化，电容就可以提供足够大的电流，满足负载态电流的要求。
相当于电容预先存储了一部分电能，在负载需要的时候释放出来，即电容是储能元件。储能电容的存在使负载消耗的能量得到快速补充，因此保证了负载两端电压不至于有太大变化，此时电容担负的是局部电源的角色。从储能的角度来理解电源退耦，非常直观易懂，但是对电路设计帮助不大。从阻抗的角 度理解电容退耦，能让我们设计电路时有章可循。实际上，在决定电源分配系统的去耦电容 的时候，用的就是阻抗的概念。
4.2 从阻抗的角度来理解退耦原理
将图 1 中的负载芯片拿掉，如图 2 所示。
从 AB 两点向左看过去，稳压电源以及电容退耦系统一起，可以看成一个复合的电源系统。这个电源系统的特点是：不论 AB 两点间 负载瞬态电流如何变化，都能保证 AB 两点间的电压保持基本稳定，即 AB 两点间电压变 化很小。我们可以用一个等效电源模型表示上面这个复合的电源系统，如图 3。
对于这个电路可写出如下等式：
我们的最终设计目标是，不论 AB 两点间负载瞬态电流如何变化，都要保持 AB 两点 间电压变化范围很小，根据上面公式，这个要求等效于电源系统的阻抗 Z 要足够低。
在图 2 中，我们是通过去耦电容来达到这一要求的，因此从等效的角度出发，可以说去耦电容降低 了电源系统的阻抗。另一方面，从电路原理的角度来说，可得到同样结论。
电容对于交流信 号呈现低阻抗特性，因此加入电容，实际上也确实降低了电源系统的交流阻抗（1/jwc）。 从阻抗的角度理解电容退耦，可以给我们设计电源分配系统带来极大的方便。实际上， 电源分配系统设计的最根本的原则就是使阻抗最小。最有效的设计方法就是在这个原则指 导下产生的。
5. 实际电容的特性
正确使用电容进行电源退耦，必须了解实际电容的频率特性。理想电容器在实际中是不存在的，这就是为什么常听到“电容不仅仅是电容”的原因。
实际的电容器总会存在一些寄生参数，这些寄生参数在低频时表现不明显，但是高频情 况下，其重要性可能会超过容值本身。图 4 是实际电容器的 SPICE 模型，图中，ESR 代表 等效串联电阻，ESL 代表等效串联电感或寄生电感，C 为理想电容。
等效串联电感（寄生电感）无法消除，只要存在引线，就会有寄生电感。这从磁场能量变化的角度可以很容易理解，电流发生变化时，磁场能量发生变化，但是不可能发生能量跃变，表现出电感特性。
寄生电感会延缓电容电流的变化，电感越大，电容充放电阻抗就越大，反应时间就越长。自谐振频率点是区分电容是容性还是感性的分界点，高于谐振频率时，“电容不再是电容”，因此退耦作用将下降。
电容的等效串联电感和生产工艺和封装尺寸有关，通常小封装的电容等效串联电感更低，宽体封装的电容比窄体封装的电容有更低的等效串联电感。在电路板上会放置一些大的电容，通常是坦电容或电解电容。这类电容有很低的ESL，但是ESR很高，因此Q值很低，具有很宽的有效频率范围，非常适合板级电源滤波。
电路的品质因数越高，电感或电容上的电压比外加电压越高。Q值越高在一定的频偏下电流下降得越快，其谐振曲线越尖锐。也就是说电路的选择性是由电路的品质因素Q所决定的，Q值越高选择性越好。
6. 局部去耦设计方法
为保证逻辑电路能正常工作，表征电路逻辑状态的电平值必须落在一定范围内。比如对于3.3V逻辑，高电平大于2V为逻辑1，低电平小于0.8V为逻辑0。把电容紧邻器件放置，跨接在电源引脚和地引脚之间。正常时，电容充电，存储一部分电荷。
这样电路转换所需的瞬态电流不必再由VCC提供，电容相当于局部小电源。因此电源端和地端的寄生电感被旁路掉了，寄生电感在这一瞬间没有电流流过，因而也不存在感应电压。通常是两个或多个电容并联放置，减小电容本身的串联电感，进而减小电容充放电回路的阻抗。注意：电容的摆放、安装距离、安装方法、电容选择 。
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