面向晶圆兼容的二维电子技术：从实验室到工业化生产

MEMS 2025-01-10 00:01 1013浏览 0评论 0点赞

近日，北京大学电子学院彭练矛院士与麻省理工学院电子工程与计算机科学系孔敬教授（Prof. Jing Kong）/姜建峰博士应邀对二维电子学从实验室到工业化生产（Lab-to-Fab）的发展进行论述和展望，相关成果以题为「Towards fab-compatible two-dimensional electronics」的文章，于2025年1月2日在线发表于电子学顶级期刊Nature Reviews Electrical Engineering。电子学院毕业生、麻省理工学院博士后姜建峰博士为第一作者，电子学院助理教授、海外高层次人才计划青年项目入选者吴朋研究员为第二作者，电子学院博士研究生刘一凡为第三作者，彭练矛院士、孔敬教授和姜建峰博士为通讯作者。

以集成电路芯片为核心的现代信息处理和人工智能对计算能力的需求愈发迫切，随着晶体管小型化的继续和超大规模集成电路（VLSI）的发展，系统级芯片需要将各种功能—逻辑计算、存储、传感、显示与模拟射频通信等模块通过三维先进堆叠的方式集成到一个平台上，以提供现代信息应用所需的多功能灵活性。然而，国际半导体技术路线图预测硅基互补金属氧化物半导体（CMOS）技术接近其物理极限。二维半导体技术已经被证实在性能和能效方面具有超越硅基的巨大潜力（Nature, 616, 470-475, 2023），受到了全球领先的半导体芯片制造公司英特尔、台积电、三星、欧洲微电子中心等的高度关注。此外，由于具有更丰富的材料选择（可面向沟道，电极，介质层，通孔材料，间隔层，阻挡层等）、更低的工作电压和更低的加工热预算等显著优势，将二维技术应用于先进的单片三维集成架构中有望实现突破，在器件尺寸、系统能效和整体性能上带来革命性的发展。因此，开发与晶圆厂标准半导体制造工艺兼容的先进二维晶体管架构和三维芯片集成策略，并建立符合行业标准的基准，是将二维电子学从实验室研究推向工业应用的关键先决条件。

实验室对于二维原型器件的研究通常聚焦于解决孤立的科学挑战和单一性能参数的优化，而商用芯片对晶体管的具有更加严格的要求，需要在多个关键领域进行协同优化。在本文中，本文重点讨论了感存算一体、数模混合的单片三维集成架构的全二维半导体系统级芯片在晶体管方面的关键技术需求，在面向大规模集成电路的沟道材料要求、延伸区策略、接触工程、栅极堆叠技术这四个核心方面进行深入论述，设定满足VLSI要求的标准，并提出了晶圆厂兼容的多桥通道二维晶体管的加工流程和范式，为二维电子学的工业化道路提供可行的参考。

图1 | 与标准晶圆厂半导体制造兼容的三维多桥通道二维半导体场效应晶体管的工艺流程图以及感存算一体、数模混合的三维集成架构的全二维半导体系统级芯片的示意图。

这项工作在材料-工艺-器件-系统四个方面为二维电子学从实验室研究到工业的生产制造进行论述和展望，为接下来二维技术迈向半导体试线的产业化发展提供了重要指导。

文章提出，随着二维晶体管的发展和成熟，其与商用硅基器件的直接比较是走向产业化的先决条件。逻辑器件基准测试的主要标准为性能（Performance），功耗（Power）和面积（Area），应在这三个方面对二维晶体管进行协同优化和基准测试。在性能方面，推荐使用本征门延迟τ和开态电流I_ON作为基准指标，并且应在给定供电电压V_DD和关态电流I_OFF目标的前提下比较I_ON，为了公平比较不同器件结构，建议使用有效宽度W_eff（图2c）进行电流归一化；在功耗方面，降低V_DD和寄生电容（图2d）对降低功耗至关重要，推荐使用给定I_ON、I_OFF目标下的V_DD，以及能量延迟积（EDP）作为基准指标；在面积方面，栅极长度L_G和沟道长度L_ch是重要指标，也应同时考虑接触和侧墙的尺寸，推荐使用接触栅极间距（CGP，图2a）作为基准指标，而对于非传统器件结构（图2e），应比较器件在芯片上实际占据面积。