MicroBlaze串口设计(附源工程)

原创 FPGA技术江湖 2024-12-04 08:06

大侠好,欢迎来到FPGA技术江湖,江湖偌大,相见即是缘分。大侠可以关注FPGA技术江湖,在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源,或者一起煮酒言欢。


今天给大侠带来 MicroBlaze 串口设计,开发板实现使用的是Digilent basys 3,话不多说,上货。

需要源工程可以在以下资料获取里获取。



本篇通过原理图设计,学习MicroBlaze基本结构,通过Tcl脚本创建简单的MicroBlaze工程,实现MicroBlaze调用UART模块完成串口打印功能掌握在模块化设计中,MicroBlaze最小系统的组成,学会导出、建立以及运行基于SDK工程。获取本篇相关源工程代码,可在公众号内回复“MicroBlaze串口设计源工程”


设计原理

本系统中,Basys3的MicroBlaze模块调用基于AXI协议的UART IP核,通过AXI总线实现MicroBlaze-UART之间的通信,完成串口打印。


操作步骤


一、基于GUI界面创建工程

1. 创建新的工程项目

1) 双击桌面图标打开Vivado 2017.2,或者选择开始>所有程序>Xilinx Design Tools> Vivado 2017.2>Vivado 2017.2;

2) 点击‘Create Project’,或者单击File>New Project创建工程文件;

3) 将新的工程项目命名为‘lab6’,选择工程保存路径,勾选‘Create project subdirectory’,创建一个新的工程文件夹,点击Next继续;

4) 选择新建一个RTL工程,由于本工程无需创建源文件,故将Do not specify sources at this time(不指定添加源文件)勾选上。点击 Next继续;

5) 选择目标FPGA器件:xc7a35tcpg236-1或Basys3;

6) 最后在新工程总结中,检查工程创建是否有误。没有问题,则点击Finish,完成新工程的创建。


2. 创建原理图,添加IP,进行原理图设计。

1) 在Project Navigator下,展开IP INTEGRATOR,选择‘Create Block Design’创建新的原理图设计;

2) 将新的设计命名为‘MB_UART’;


3) 添加一个clock IP,在原理图(Diagram)界面中鼠标右击,选择‘Add IP’。在IP搜索框中输入‘clocking’,双击添加Clocking Wizard;


4) 双击Clocking Wizard模块进行自定义配置,选择Output Clocks一栏,确定clk_out1频率为100(MHz),Reset Type为Active High;



5) 鼠标右击‘clk_in1’,选择Make External添加引脚;


6) 完成后,如下图所示:


7) 同样的,在Diagram中添加MicroBlaze IP;


8) 添加完成后如下图所示,点击‘Run Block Automation’;


9) 在弹出窗口中,使用以下设置替换默认设置;

Local Memory: 128KBLocal Memory ECC: NoneCache Configuration: NoneDebug Module: Debug OnlyPeripheral AXI Port: EnabledInterrupt Controller: 不勾选Clock Connection: /clk_wiz0/clk_out1(100 MHZ)


10) 完成之后,Vivado会基于之前的设置自动生成一些额外的IP,并且会自动连接完毕,此时不要点击‘Run Connection Automation’;


11) 在Diagram中添加AXI Uartlite IP,在搜索框输入‘uart’,选择相应的IP;


12) 鼠标右击Clocking Wizard的‘reset’,选择Make External添加引脚;


13) 使用连线工具将Processor System Reset的‘ext_reset_in’与‘reset’相连接。


14) 完成后,点击‘Run Connection Automation’,在弹出窗口中勾选所有端口,点击OK继续;

15) 完成后,点击按钮重新布局,完成后如下图所示:


16) 点击按钮验证设计是否正确

17) 验证成功,设计与连线都正确,点击OK,Ctrl+S保存设计。


18) 在Sources窗格中鼠标右键‘MB_UART’,选择‘Create HDL Wrapper’。


19) 使用默认选项,点击OK继续,完成HDL文件的创建。


20) 添加约束文件

a) 在Flow Navigator中,展开PROJECT MANAGER,点击‘Add Sources’。

b) 选择‘Add or create constraints’,点击Next继续。


c) 选择‘Add Files’,找到并添加‘MB_Uart.xdc’文件。注意,要勾选Copy constraints files into project

(文件路径:\Basys3_workshop\sources\lab6\Src\Constraint)

 

 

3. 综合、实现、生成比特流文件

1) 在Flow Navigator中展开PROGRAM AND DEBUG,点击Generate Bitstream。Vivado工具会提示没有已经实现的结果,点击‘Yes’,Vivado工具会依次执行综合、实现和生成比特流文件。





二、基于Tcl脚本创建工程

1. 打开Vivado 2017.2

2. 在底部Tcl命令框使用‘cd’命令,进入MB_Uart.tcl文件所在路径。参考路径:C:\Basys3_workshop\sources\lab6\Src\Tcl,在Tcl命令框输入:cd C:/Basys3_workshop/sources/lab6/Src/Tcl (注意:Vivado使用‘/’)

3. 在Tcl命令框中,输入命令:source ./ MB_Uart.tcl。输入完毕按回车,运行Tcl,等待Tcl进行创建、综合、实现,最后生成比特流文件。

4. 建立SDK应用工程

1)  在顶部工具栏中,选择File>Export>Export Hardware导出硬件工程到Vivado SDK;


2) 在弹出窗口中勾选‘Include bitstream’,点击OK继续;


3) 在工具栏中,选择File>Launch SDK,使用默认工程,启动Vivado SDK;


4) 在SDK上方工具栏中,选择File>New>Application Project,新建一个SDK应用工程;


5) 工程取名为‘helloworld’,点击Finish完成创建;


6) 可以看到 SDK 界面左侧如下,新增加了helloworld和helloworld_bsp两项。其中helloworld_bsp为helloworld应用工程的板级支持包:


7) 双击helloworld下的src下的helloworld.c。这个文件为包含主函数的C语言文件,然后可以通过 CTRL+B 完成工程的 build;


8) 连接Basys3开发板,打开电源,点击SDK任务栏Xilinx Tools>Program FPGA;

9) 在弹出窗口中点击Program完成比特流文件的下载:


10) 连接Basys3的串口。选择SDK界面下方的Terminal窗口,点击下图的连接按钮:

 

11) 在弹出窗口中,将Connection Type设置为Serial,在Port一栏选择正确的串口,点击OK完成串口配置并连接;


12) 在SDK界面左侧Project Explorer中鼠标右击helloworld,选Run As>Launch on Hardware(GDB),运行SDK软件工程;


13) 稍等几秒,可以看到Terminal界面出现了打印的‘Hello World’字样。



- -THE END- -


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