答题|被人忽视的“ILD”指标，竟隐藏着高速设计的核心思维

感谢各位网友的精彩评论，以下是高速先生的观点：

1，ILD这个指标描述的是插损的波动性，问题是设计上哪些地方没做好会导致插损波动呢？如果是单纯的PCB走线，阻抗控制好的肯定是比较线性的结果，不会出现波动，所以我们要找对地方！

2，因此有了第一点之后，我们就很容易知道，阻抗的不匹配，尤其是多个不连续点阻抗的不匹配会导致插损的波动，那么就很容易和我们板子高速链路的像BGA过孔，连接器结构 ，电容位置，cable等复杂结构这些地方的阻抗不匹配点导致的问题了，这些地方设计工程师其实都不太好去把握，一般都要通过3D仿真的手段去优化处理，因此整个高速信号的设计难点主要体现在这里了。

3，因此，在速率很高，链路很复杂的场景中，例如产品跨多个板卡的应用，不连续点就变得很多，因此阻抗都优化不好的话就会导致ILD这个指标非常差，从而很影响高速传输的性能，所以在高速信号设计中加入一个适当的仿真

流程其实是非常的必要哈！

1.   阻抗失配次数和烈度（设计层面，工艺层面）；
2. 各类谐振；
3. 差分对内PN相差；
……   

插损的ILD指标变差，从根本上讲还是阻抗的不连续导致的。设计上的因素那就无非是换层过孔，走线线宽变化，跨分割等影响阻抗连续性的原因了。 

任何的阻抗突变都可能会导致插损的ILD指标变差，比如过孔换层，跨分割，线宽变化等。

ILD是IL的偏差，那会不会是整个路径   上阻抗不连续导致的呢，比如过孔，连接器，AC耦合电容等都可能导致阻抗不连续的。 

@ Alan

路径上的不连续（或者阻抗突变）会导致某个频率（或频段）上ILD不理想，比如过孔残桩，跨平面缝隙走线，90度折角走线，等等。

还是因为阻抗变化，在不连续的地方就会有反射，有反射就会有损耗，造成走线阻抗不连续，不仅与跨分割，挖反焊盘，过孔，参考面等有关，还与周围的布线环境，加工工艺，铜箔材料的选择，pp和core的参数，走线的折弯角度都有关系，综合起来就是走线的RLC综合阻抗改变了，导致ILD的出现。

@ 孙伟

插损抖动，谐振，ILD就会超差。阻抗不匹配，stub，对内延时差等容易造成插损谐振导致ILD差 

@ 两处闲愁

插损波动最常见的原因应该就是stub，stub造成插损凹陷的根本原因还是阻抗不连续，所以做好整个通道的阻抗匹配应该能够减小ILD 

@ ＃％￥&×-@？

高速PCB中，PCB信号传输路径中出现阻抗不连续，插损的ILD指标变差 

@ Jaye

可能得原因，比如阻抗不匹配，不连续（突变），过孔以及焊盘等这些阻抗不连续点都有可能，另外就是板材方面。 

@ Jamie

在PCB设计中，阻抗不匹配带来的谐振，材料的损耗，走线的长度和拓扑结构，过孔的阻抗突变等因素都会带来ILD指标变差 

@ Jaye

多个阻抗不连续点
一个阻抗不连续点过长
这两点引起的震荡导致插损如此 

@ 陈勇

我认为归根结底还是会回到阻抗这个问题上。如果阻抗线是均匀的，那么损耗也会是均匀的。但在PCB设计中会出现过孔、夸分割、颈状线、焊盘等阻抗不连续点，这些都会导致ILD的出现。连接器、AC耦合电容等带来的阻抗不连续也会对整个通道的ILD造成影响。所以对PCB中这些位置的优化一直是仿真与设计的重点。

@ 绝对零度

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