新型混合存储器旨在减少人工智能的能源使用

Stanford University

将DRAM的密度与SRAM的速度相结合的混合型存储器的研究得到了CHIPS和Science Act资助的推动。混合增益单元存储器研究是加州太平洋西北人工智能硬件中心的一个项目，根据9月底的一份公告，该中心将从美国国防部获得1630万美元。

该中心主席、斯坦福大学电气工程师H.S.Philip Wong表示，该团队专注于为人工智能开发更节能的硬件，而内存是实现这一目标的核心。在逻辑和内存之间来回移动数据会减慢GPU的速度，是人工智能能耗的主要驱动因素。在芯片上拥有更快、更密集的内存将有助于缓解这些限制，但选择有限。“我们希望提供更好的选择，这样设计师就可以更好地讲其优化，无论他们是想要速度还是节能，”Wong说。

Wong的团队正在开发一种结合SRAM和DRAM优点的替代存储器设计。DRAM可以在相对较小的占地面积内存储大量数据，因为它只由一个晶体管和一个电容器组成，但读取数据相对较慢。SRAM可以更快地读出，但单元相对较大，由几个晶体管组成。斯坦福大学团队的增益单元存储器将DRAM的小占用空间与几乎与SRAM一样快的速度相结合。

结合DRAM和SRAM的优点

增益单元类似于DRAM，但使用第二个晶体管而不是电容器来存储数据。该数据以电荷的形式存储在第二晶体管的栅极上，该栅极是一个控制通过晶体管的电流的电容结构。普通DRAM中的电容器随着时间的推移会泄漏电荷，读取数据会破坏电荷。在增益单元中，读取信号是无损的。事实上，读取晶体管在读取时为存储晶体管提供信号增强，即提供增益。斯坦福大学电气工程博士生Shuhan Liu说，在DRAM中，“每次你阅读信息时，你都会破坏信息。增益单元更好，因为它增加了一个额外的读取晶体管。你不仅在读取电荷，还在读取放大的信号。”

然而，增益单元有其自身的局限性。当两个晶体管都是硅时，数据泄漏相对较快。当它们都由氧化物半导体制成时，读数很慢（https://spectrum.ieee.org/new-type-of-dram-could-accelerate-ai）。

Liu和Wong通过将硅读取晶体管与氧化铟锡写入晶体管相结合，制造出性能更好的混合增益单元存储器，克服了这些局限性。最终的器件保持其位超过5000秒——普通DRAM必须每64毫秒刷新一次——比类似的氧化物-氧化物增益单元快约50倍。该小组最初在6月份的IEEE Symposium on VLSI Technology and Circuits上展示了他们的研究成果（https://www.vlsisymposium.org/）。

佐治亚理工学院的电气工程师Shimeng Yu说，硅和氧化物基晶体管的组合“减少了电池的占地面积，而且氧化物晶体管的漏电流也很低”。他说，与硅-硅增益电池相比，这将混合存储器的数据保存时间提高了几个数量级。

Wong说，这些混合存储单元可以集成到逻辑芯片上。他说：“这是一个重新构建计算机的机会。”这些设计可能会改变记忆的使用方式。他说，除了只能访问闪存、DRAM和SRAM之外，“就像从3档自行车变成20档自行车”。