当前，大型SoC的设计复杂度和制造难度已经超乎想象。以英伟达公司首款Blackwell芯片B200为例，其拥有2080亿个晶体管，相较于上一代H100芯片的800亿个晶体管，晶体管数量提升了近3倍，算力提升了6倍。为了构建这个“性能怪兽”，英伟达公司首次使用了Chiplet（小芯片）设计方案。目前，Chiplet已经成为“后摩尔定律时代”提升芯片性能最主要的解决方案之一。
Chiplet是一种利用先进封装方法将不同工艺/功能的芯片进行异构集成的技术，让SoC的功能能够以不同的工艺节点去实现。不过，最初Chiplet产业发展比较混乱，各家大厂主导的功能Die（裸片）无法互连互通，UCIe（Universal chiplet interconnect express）标准应运而生，并迅速得到行业认可。随着SoC复杂度攀升，产业界对UCIe的性能要求也越来越高。
为了更好地赋能Multi-Die系统（多芯片系统）设计，新思科技于近日正式发布全球领先的40G UCIe IP，系业界首个完整的UCIe IP全面解决方案，每引脚运行速度高达40 Gbps，能够更好地赋能Chiplet设计。
UCIe为Chiplet发展扫清障碍
在摩尔定律的技术路线里，芯片越大、工艺越先进，那么芯片的良率挑战就会越大，设计人员需要耗费巨大的精力去优化PPA（性能、功耗、面积）。Chiplet和先进封装技术的配合允许设计人员可以像搭积木一样去设计芯片，并且芯片封装内所有的功能单元不是都需要使用最先进的工艺。因此，Chiplet在成本、良率、设计灵活性等方面优势明显。
不过，在产业发展的初期，设计人员虽然基于Chiplet定义了异构集成的芯片架构，然而由于标准不统一，当时的Chiplet设计需要“定制互连”，也就是每一款芯片都需要重新开发定义Die-to-Die（芯粒与芯粒间）互连，使得Chiplet设计效率低且难以形成技术积累。这便是UCIe规范诞生的背景。
UCIe的中文释义是通用芯粒高速互连标准，旨在以开放的高级接口总线为基础，推行开放的Die-to-Die互连标准。UCIe命名的灵感汲取自PCI-Express标准，希望成为像PCI-Express标准一样，甚至是超越PCI-Express标准取得的成绩。
从诞生之初就注定，UCIe不会是一个名不见经传的冷门协议。2022年3月2日，英特尔、AMD、Arm、台积电、三星、日月光、高通、微软、谷歌云、Meta十家公司联合宣布推出UCIe，并成立了UCIe联盟。
图源：UCIe联盟官网
UCIe 1.0规范的发布表明，UCIe联盟的目标性是非常明确的，要打造一个高带宽、低延迟、高能效和高成本效益的封装内互连标准，让功能Die在芯片封装内实现即插即用。为此，UCIe 1.0标准定义了支持的封装类型——带有标准凸点的标准封装和带有微凸点的各种高级封装；定义了物理层和协议层规范，其中Chiplet物理层规范提供了电子信号、时钟、链路训练和边带信号，让UCIe支持多种芯片架构，协议层支持PCIe 6.0及CXL 2.0/3.0的生态；定义了软件堆栈模型，包括软件调试和合规机制，以确保互操作性。此外，还有多模块初始化、多模块链接、芯片与芯片互连等规范。
UCIe 1.0规范让产业界明确看到，Chiplet能够以一种统一的规范，更好地协同发展。2023年8月，UCIe联盟宣布推出UCIe 1.1规范，完全向后兼容UCIe 1.0规范。UCIe 1.1规范带来四大“增强”功能：其一是支持具有完整UCIe堆栈的流协议，包括具有端到端链路层功能的同步多协议支持；其二是针对汽车应用的增强功能，包括运行状况监控和高可靠性应用程序的修复；其三是通过新的凸点图优化高级封装的成本；其四是增强合规性测试。
UCIe 1.1规范将可靠性机制扩展到更多协议，让基于Chiplet的复杂SoC更加稳定可靠。2024年8月6日，UCIe联盟又宣布推出UCIe 2.0规范，完全向后兼容UCIe 1.0规范和UCIe 1.1规范。UCIe 2.0规范引入了对可管理性标准化系统架构的支持，并全面解决了系统级封装(SiP)生命周期中跨多个芯粒的可测试性、可管理性和调试(DFx)的设计难题。因此，UCIe 2.0规范实现了与供应商无关的芯片互操作性，为SiP管理和DFx操作提供了灵活统一的方法。同时，UCIe 2.0规范还支持3D封装，UCIe-3D优化了混合键合（hybrid bonding），适用于10-25微米至1微米或更小的凸起间距，可提供更高的带宽密度和更高的能效。UCIe联盟主席、英特尔公司Debendra Das Sharma表示，UCIe 2.0规范旨在让包含来自不同供应商的Chiplet的SiP开发、测试和管理变得更加容易。
从UCIe 1.0规范到UCIe 1.1规范、UCIe 2.0规范，UCIe联盟通过有序的标准更新，逐步完善了Die-to-Die互连标准，增强了Chiplet和先进封装融合的可靠性、可测性，并强化了Die-to-Die互连的灵活性。有了这些规范，芯片设计行业真正实现了能够以Chiplet的方式购买商业知识产权（IP）。
通过UCIe规范更新的内容和节奏也能够看出，UCIe规范并不是闭门造车，而是从产业中来，再回到产业中去，这是一个与时俱进、和产业环环相扣的Die-to-Die互连标准。根据UCIe联盟官方透露的信息，后续UCIe规范的更新将主要关注更广泛协议的融合，匹配最新的先进封装技术，以及进一步优化芯片管理架构等。
UCIe规范持续更新为Chiplet技术发展扫清了障碍，也进一步激发了Chiplet的技术潜力。根据市场调查机构Market.us的统计数据，2023年全球Chiplet市场规模约31亿美元，预计到2024年将达到44亿美元，同比增长41.9%；预计到2033年，全球Chiplet市场规模将达到1070亿美元，2024年到2033年期间的年复合增长率将达到42.5%。
全球Chiplet市场规模
图源：Market.us
目前，从芯片类型来看，CPU Chiplets占据市场主导地位，2023年的市场份额高达41%，随着技术和规范愈发成熟，相信会有越来越多的芯片选择使用Chiplet的设计方式。从终端市场来看，2023年消费市场占据全球Chiplet应用市场的26%，汽车、电信、数据中心和人工智能（AI）等多个行业对Chiplet的需求也正在呈现爆发式增长的态势。
Chiplet产业和应用逐渐成熟也给支持UCIe规范的IP提供了发展的沃土，新思科技多年来一直站在UCIe发展的最前沿，从与英特尔合作进行世界上第一个成功的UCIe互操作性芯片测试演示至今，新思科技一直都在引领UCIe IP的发展。如今，新思科技40G UCIe IP的发布，将UCIe产业发展带到一个新高度。
性能领先于最新UCIe规范的UCIe IP
新思科技40G UCIe IP是业界首个完整的40G UCIe IP全面解决方案，包括控制器、物理层和验证IP，满足设计人员对更大带宽、更高能效的需求。
新思科技UCIe IP全面解决方案
图源：新思科技
新思科技40G UCIe IP提供行业领先的性能。该IP解决方案符合最新的UCIe 2.0规范，同时提供比UCIe规范高25%的带宽，每引脚运行速度高达40 Gbps，可实现异构和同构芯片之间的12.9Tbps/mm带宽密度，这种高带宽特性对于打造高性能的Multi-Die系统至关重要。
整个解决方案包括UCIe控制器IP、UCIe PHY IP和UCIe验证IP（VIP）。其中，UCIe控制器IP是基于UCIe Multi-Die系统设计的低延迟控制器，包括支持多种协议（如PCIe、CXL）的Die-to-Die适配器和协议层，支持单Die和Multi-Die的UCIe配置，支持包括AXI、CHI C2C、CXS、PCIe、CXL和流媒体协议的片上互连结构，并允许使用可选的CRC和重试功能进行错误检测和纠正。
新思科技UCIe PHY IP符合最新的UCIe 2.0规范，其所具有的超高数据速率和带宽密度，能够在应用于超大规模数据中心、人工智能、网联传输等领域的Multi-Die系统中实现高带宽、低功耗和低延迟的Die-to-Die连接。该IP可以支持多种类型封装技术，包括基于有机基材和层压板的含硅中介层、硅桥和RDL扇出的先进封装。值得注意的是，新思科技UCIe PHY IP基于100 MHz单参考时钟架构，不仅简化了时钟架构还优化了功耗。
新思科技UCIe验证IP同样基于最新的UCIe规范设计实现，可用于IP和系统级的验证工作以加速系统验证收敛。新思科技验证IP可用于验证各种类型基于UCIe的芯片结构和芯片上所有的信号接口，包括FLIT感知晶粒间接口(FDI)、原始数据芯片到芯片接口(RDI)等，最终实现以高质量的交付质量缩短芯片的上市周期。
新思科技UCIe验证IP应用场景
图源：新思科技
此外，新思科技40G UCIe IP解决方案还能够提供很多差异化的竞争优势。比如，新思科技40G UCIe IP能够通过芯片健康监测增强Multi-Die系统封装的可靠性，该解决方案里集成了信号完整性监控器以及全面的测试和芯片生命周期管理(SLM)功能，这些监控器和IP能够帮助设计人员实现从设计到现场的Multi-Die系统封装诊断和分析，显著提升Multi-Die系统的可靠性。另外，新思科技也提供额外的信号完整性和电源完整性服务。
再比如，新思科技40G UCIe IP能够和新思科技现有的丰富IP解决方案进行联动，进一步提升设计人员的开发效率和质量。新思科技能够提供适用于Multi-Die系统设计的广泛IP解决方案，除了UCIe IP和高速SerDes，还有HBM3 IP、3DIO IP和3DIC编译器。
新思科技40G UCIe IP还能够和3DIC编译器集成，打造出一个统一的从探索到签收的平台，以简化实施和IP集成的任务量，实现行业领先的3D IC设计。同时，新思科技还为这个平台提供预验证设计参考流程，包括所有必要的设计辅助工具，如自动布线流程、内插研究和信号完整性分析。
第三个差异化特征优势是生态多样性优势。新思科技40G UCIe IP不仅提供丰富的IP组合，支持广泛使用的协议，还提供成功的生态系统互操作性，包括支持AXI、CHI芯片到芯片、streaming、PCI Express和CXL等各种片上互连结构，满足行业最新的设计需求；支持标准和先进的封装技术，新思科技的IP方案能够实现更好的互连带宽，以帮助设计人员选择更具性价比的封装方案；新思科技也提供满足ADAS芯片需求的车规级UCIe IP，设计人员可以利用集成的SIM传感器和各种监测功能应对严苛的车规级芯片设计挑战。
凭借出色的产品性能和差异化特征优势，新思科技40G UCIe IP可用于满足数据中心、人工智能、高端消费电子和智能汽车等领域的Multi-Die系统设计需求，帮助这些领域的设计人员打造出高性能、高可靠性的SoC。这些解决方案将于2024年底推出，适用于多种晶圆代工厂及其工艺。
结语
在后摩尔定律时代，先进的工艺制程依然起到非常重要的作用。不过，基于传统的设计方式，设计人员使用先进制程打造芯片的风险越来越高，Chiplet与先进封装的组合，成为更有优势的设计方案。
随着UCIe规范逐渐完善，Chiplet技术普及的障碍已经被扫清，让Chiplet拥有巨大的发展空间。新思科技40G UCIe IP不仅符合最新的UCIe规范，还能够提供超越规范的性能指标。同时，借助新思科技丰富的IP方案和强大的生态优势，可以帮助设计人员打造更具竞争力的Multi-Die系统，在产业智能化升级中抢得先机。
END
