2020年7月,JEDEC发布了DDR5的正式标准。未来最高可达8.4GT/s的速率,以及1.1V的工作电压,在更低功耗的情况下,大大提升了DRAM的性能。但是更出色的性能也带来了更高的硬件设计挑战。串扰,抖动,码间干扰等影响都无法被忽视。
如何通过仿真,将各方面影响都考虑其中,准确的获得仿真结果,减少设计风险,就变得尤为重要。ADS的DDR解决方案,Memory Designer,就是为了应对这些挑战而应运而生的。而同时,在保证仿真精度的同时,考虑到DDR设计的复杂性,Memory Designer也大大简化了仿真流程。
01
会议简介
这次实作研讨会中,会以DDR4和DDR5为例,介绍Memory Designer针对低误码率仿真和时序仿真的全新仿真流程。以及如何在Memory Designer中进行前仿真的设置,并通过Batch Simulation获得不同Corner下的结果对比。而最后,也会介绍如何进行SSN仿真,来分析电源开关噪声的影响。
本次研讨会活动仅针对上海,深圳地区,名额有限,请提早报名,报名时请务必提供公司邮箱,审核通过之后会通过短信通知您报名结果。是德科技竭诚欢迎您的莅临指导。
02
会议报名
上海站:
03
会议日程
时间 |
主题 |
09:00-09:15 |
签到 |
09:15-09:30 |
Keysight EEsof EDA 部门简介 |
09:30-12:00 |
ADS DDR解决方案简介 |
12:00-13:30 |
午餐 |
13:30-15:00 |
Pre-layout simulation with batch simulation |
15:00-15:30 |
讨论与答疑 |