3D架构中UCIe

（本文编译自electronicdesign）

半导体行业中的许多巨头都在全力投入chiplet的研发，将它们堆叠到CPU、GPU和AI加速器中，然后通过2.5D和3D封装技术将它们绑定在一起，组成一个单一的大型系统级芯片（SoC）。而这些公司中的大多数也都在押注于通用chiplet UCIe技术，将其作为未来这些异构芯片相互通信的行业标准方式。

全球众多大型半导体公司，甚至许多初创企业和系统公司，都在推动制定标准的芯片间接口，因为这可能为不同公司设计的chiplet之间的混合与匹配打开大门。通过允许以chiplet的形式购买现成的商业知识产权（IP），UCIe可能为它们提供优化性能、功耗和成本的新途径。UCIe联盟正通过发布最新的UCIe规范——UCIe 2.0，努力推动这一开放的chiplet生态系统的到来。

UCIe联盟主席、英特尔的Debendra Das Sharma表示，UCIe 2.0旨在让包含来自不同供应商的chiplet的系统级封装（SiP）的开发、测试和管理变得更加容易。

重要的是，UCIe 2.0能够处理混合键合和其它类型的3D封装，这些封装将硅芯片直接堆叠在一起，以提供更高的晶体管和带宽密度。UCIe 2.0还采用了标准系统架构来进行管理，它在每个chiplet内部设置了管理结构，用于测试、遥测和调试。将这些硅板插入包含其他chiplet的2.5D封装中，或放置在3D堆叠的芯片之间后，在对它们进行测试可能会变得很棘手。

UCIe 2.0在加利福尼亚州圣克拉拉举行的FMS 2024上首次亮相，并且它与现有的UCIe 1.1和UCIe 1.0标准完全兼容。

半导体行业正处于蓬勃发展时期。随着晶体管尺寸的不断缩小，每个新工艺节点的成本都变得令人望而却步。但chiplet为公司提供了推动摩尔定律未来发展的另一条路径。

Chiplet的采用受到以下几个因素的推动：

• 避免超大裸片尺寸：将处理器分割成多个chiplet，然后重新封装，这样可以提高良率，降低在前沿工艺节点上设计芯片的成本和复杂性。

• 促进异构集成发展：根据最佳工艺技术集成逻辑、内存、连接和其他chiplet，使公司能够更灵活地优化性能和成本。

• 加速特定领域芯片的开发：混合、匹配甚至重用不同类型的chiplet，有助于降低人工智能加速器和其他定制芯片的成本和上市时间。

理论上，公司可以在内部开发差异化的chiplet，然后其它部分再用现成的chiplet，以降低成本和缩短上市时间。但实际上，由于各种技术和业务挑战，大多数公司都是自行开发并自用这些chiplet。此外，它们还使用专有的互连和协议将它们绑定在一起，这使得将第三方chiplet纳入其中变得更加困难。

UCIe并没有在闭门造车中发展，而是正努力成为解决商业chiplet生态系统面临问题的行业标准方法。

在大多数情况下，chiplet被放置在被称为中介层的巨大硅片上，而非常小的焊料凸点则将芯片连接到封装上，这些封装比现代芯片的“光罩限制”大好几倍。市场上存在多种2.5D封装技术，包括台积电的CoWoS，它是数据中心中GPU和其他AI芯片的金标准。这些芯片周围环绕着高带宽内存（HBM），每个芯片都可以容纳超过一千平方毫米的芯片。

2022年推出时，UCIe 1.0主要关注2D和2.5D封装。但最新的UCIe-3D规范可以处理3D IC中的高密度互连，这些互连将芯片堆叠在一起，使它们更加紧密。在这些情况下，甚至更小的焊料凸点（称为微凸点）都被作为芯片间的互连。这些微小焊料珠之间的“间距”越小，连接速度就越快。同时，硅通孔（Silicon Vias）将功率垂直分配到上层的chiplet上。

世界上许多大半导体公司和封装公司正试图进一步缩小芯片间的距离，以实现更高的带宽密度和更优的能效。Das Sharma表示，虽然目前最先进的2.5D封装技术可以处理50至30µm之间的凸点间距，但UCIe-3D是设计用与10至25µm的凸点间距，并且未来可能会缩小到1µm。

UCIe-3D还可以处理混合键合，这是一种3D堆叠技术，使用铜互连或“焊盘”使芯片面对面接触，从而进一步缩短它们之间的距离。Das Sharma表示，通过将2.5D封装中的间距从25µm减少到3D堆叠中的5µm，半导体公司可以在同一空间内聚集25倍的导线，使每平方毫米芯片的信号传输速度高达12TB/s。

UCIe-3D的另一个优势是整个chiplet都可以用于芯片间连接，而不需要在chiplet的“海岸线”上占用空间来放置物理连接chiplet与其它芯片的PHY（物理层）。Das Sharma表示，通过缩短所有芯片之间的距离，UCIe-3D还减少了互连中存在的寄生元件，这不仅可以提高性能，还可以减少功耗和因此产生的热量。

Chiplet的另一个难题是测试和调试——无论是在封装内部还是外部。

Das Sharma指出，虽然UCIe 1.0为半导体公司提供了多种测试和排查互连问题的方法，但UCIe 2.0正试图解决chiplet和封装层面仍存在的挑战。芯片制造完成后，但在封装之前，会对其进行严格测试，以区分好坏。虽然通过每个芯片下方的小焊料凸点进行测试是标准做法，但当焊料凸点小于25µm时，这种方法就不切实际了。

调试chiplet也带来了另一个挑战，因为并非所有chiplet都能通过封装引脚进行访问。Das Sharma表示，尽管所有chiplet在组装到封装之前都会经过严格测试，但由于封装内部产生的大量热量和电磁干扰（EMI），它们在封装中的功能可能并不相同。同时，人们希望能够相对容易地管理chiplet内部的固件。

UCIe 2.0引入了UCIe DFx架构（UDA），它可以作为访问每个chiplet内部测试、调试和遥测功能的门户。它包含一个管理结构，可以在chiplet的整个生命周期中的任何时间进行访问——无论是在工厂地板上进行测试时，还是在与其他几个chiplet共同封装后，甚至在最终产品嵌入到系统中之后。

位于封装中心或硅芯片之间的chiplet可以利用UDA架构将用于测试、遥测和调试的信号中继到封装中的其它chiplet，它们能够访问外部引脚。通过将这些信号让其他chiplet发送（类似于接力赛中的短跑运动员），新的UCIe标准使您能够访问那些曾经无法进行测试或调试的chiplet。

UCIe 2.0还增加了用于管理封装内chiplet的标准系统架构，使它们能够连接到外部接口，包括SMBus、PCIe等。这种架构允许封装外的连接性。Das Sharma表示，每个chiplet中的管理结构都包含一个“管理传输”协议，该协议用于与chiplet内的其他模块以及封装中的其他小芯片进行通信。

Cadence公司Silicon Solutions高级副总裁Boyd Phelps表示，在UCIe 2.0的所有改进中，这些都是朝着使UCIe成为chiplet互连的真正通用标准迈出的正确步伐。