EDA能否降低大型AI芯片的时序复杂性？

为了在人工智能时代保持领先地位，半导体公司甚至许多系统公司都在推出一类新型超大型片上系统(SoC)，利用先进的工艺节点将数百亿个晶体管塞入硅片中，突破了现代芯片的极限。这些芯片包含超过十亿个标准单元、越来越多的第三方 IP 以及多达数千个时钟来保持一切协调。在上市时间不断缩短的情况下，所有这些因素都导致复杂性激增。

随着晶体管的缩放速度放缓，将异质芯片或小芯片绑定在 2.5D 和 3D 配置中，将更多的平方毫米的硅压缩到一个封装中，也成为了标准做法。

Ausdia首席执行官Sam Appleton表示，这种复杂性给片上时序带来了挑战。所有通过这些巨大硅片的信号都必须在正确的时间到达，才能实现平稳、可靠的运行。他表示：“这些芯片（甚至芯片内部的芯片）正在突破光罩极限，这意味着它们的物理尺寸与代工厂可以制造的尺寸一样大。因此，我们面临的挑战之一是如何验证这些巨型芯片的时序，并确保我们不会遗漏任何东西。 ”

大多数电子设计自动化（EDA）软件的主要参与者都在生产更先进的时序收敛工具，即在满足设计时序约束的同时确定芯片的时钟频率。

但即使使用最新的EDA软件，捕捉最新和最大的AI芯片的这种复杂性也可能很棘手。据Appleton称，Ausdia正在努力帮助公司理解这一切。该公司的软件工具可以将SoC的构建块转换为更紧凑的抽象模型，而不会丢失任何时序约束，以便其他EDA工具可以同时评估整个芯片内的时序。

Ausdia正试图利用其HyperBlock技术在这些巨型芯片所带来的挑战中保持领先一步，该技术是在最近于加州旧金山举行的设计自动化会议 (DAC)之前发布的。

Appleton表示，芯片的日益复杂使得时序收敛变得更具挑战性。

在最新的SoC中，晶体管被排列成数千万到数百亿个逻辑门，这些逻辑门被捆绑成多达数十亿个子块或“标准单元”。这些子块必须在设备的布局规划中一起放置和布线，以创建CPU内核、AI引擎或其他IP构建块。确保通过芯片的所有信号保持准时至关重要，因为任何信号过早或过晚进入都会中断设备的平稳运行。

“如果你打开其中一个块，里面可能有几百万个单元，这些单元是布局和布线实例，”Appleton表示，“你将较小的块放入较大的块中，它可能包含一亿个实例，然后将这些较大的块组装成最终的芯片。因此，如果你将芯片铺平，你将有大约十亿个小块可以放置和移动，并相互布线和连接。”

许多大型AI SoC都基于更先进的工艺节点，从而使晶体管具有更少的泄漏和更快的时钟速度。但时序延迟主要由互连线和金属线电阻决定。这可能导致在设计中放置IP以防止更长的互连延迟并减少路由拥塞方面的挑战。例如，如果您决定增加一对IP块之间的距离，则可能必须在它们之间添加管道以确保它们保持准时。

时序问题可能会影响芯片的性能，并增加从过热到故障等各种风险。然而，解决这些问题可能需要牺牲设备的功率效率和面积。

芯片内部的时序可能受到电压（IR）降、温度甚至晶体管结构的细微变化等诸多因素的影响，而这些因素在先进的工艺节点上变得更加普遍。

半导体行业的许多领先企业（以及试图效仿它们的系统公司）都拥有庞大的数据中心，用于设计、模拟和验证芯片设计，然后再将其提供给晶圆厂。但即使是最新的EDA时序收敛工具也难以将一个大型芯片直接验证。Appleton指出，半导体工程师已经想出了解决这个问题的方法，包括将芯片设计分成更小的部分，然后进行验证。但他们往往对自己的技巧守口如瓶。

“大多数半导体公司不愿意讨论他们所做的事情，因为他们认为这是商业机密，我们不想让任何人知道我们是如何做的，因为这是一种竞争优势，”Appleton表示。

Ausdia的Timevision技术没有采用分而治之的方法，而是将芯片设计转化为紧凑的代码块，捕捉其所有复杂性。通过将其输入到其他EDA工具中，您可以运行整个芯片来检查时序问题。“我们是验证超大型芯片设计的行业领导者之一，我们经常处理超过十亿个标准单元，”Appleton表示，“但即使是我们也遇到了容量问题。”

Ausdia表示，HyperBlock可用于设计过程的不同阶段，甚至在将芯片功能安排到逻辑门（综合）之前以及将所有组件放置和布线之前。据该公司称，这使客户能够“左移”并尽早开始解决时序问题。HyperBlock本身可以加载到SoC的顶层（IC的核心构建块在此组装和连接），所有复杂性和时序约束都保存在HyperBlock中。

随着芯片设计师接受越来越大的设计规模，“这些公司希望尽可能地避免风险，因为这些项目的成本实在太高了，”Appleton表示。

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