（本文编译自Semiconductor Engineering）
三大晶圆代工厂计划最早在2025年为18A一代实施高NA EUV光刻技术，但用标准EUV（NA=0.33）的双重曝光技术取代单次曝光高NA（0.55），取决于其是否能以合理的每片晶圆成本提供更好的结果。
到目前为止，对于高数值孔径EUV光刻技术而言，2024年是标志性的一年。英特尔代工厂已接收了一台高数值孔径EUV光刻机。英特尔、imec、ASML、IBM以及即将加入的台积电正在努力加强光刻胶堆栈、EUV掩模技术和新光刻机的首批工艺。
今年2月份，imec宣布使用化学放大光刻胶解决了16nm线和空间问题，并使用金属氧化物光刻胶和高数值孔径图案化解决了10nm特征问题（见图1）。
图1：高NA EUV光刻机使用化学放大光刻胶(CAR)打印16nm特征，但能够使用金属氧化物光刻胶(MOR)解析10nm特征。
（图源：imec）
在今年的Semicon West和imec技术论坛上，来自ASML、IBM、imec、Lam Research和TEL的光刻专家齐聚一堂，分享与高NA EUV相关的最新进展和提升生产率所做的努力。从这些和其他信息来看，EUV晶圆厂很可能准备采用金属氧化物光刻胶堆叠、新的随机还原策略、角度蚀刻以及可能的曲线掩模，以从2nm器件节点（22nm间距）过渡到10A节点（18nm间距、9nm关键尺寸），用于未来的大型AI SoC和加速器芯片。DRAM制造商预计将在10A节点范围内采用高NA EUV。
ASML全球客户战略营销主管Michael Lercel表示：“2039年的发展路线图清楚地表明，需要将关键尺寸降至20nm间距以下，到下个十年末，间距可能降至14nm和10nm。”High-NA已展示出领先的性能（见图2），包括打印20nm线条和空间以及30nm通孔。在28nm线条和间距上，实现了大于50nm的焦深和0.6nm的CD均匀性。
图2：0.55NA EUV产生20nm线条和空间或30nm接触孔。
（图源：ASML）
打印变异性控制与首次打印小特征的能力同样重要。“我们发现，缩放基本上已经达到了我们利用边缘放置误差所能做的极限，”Lam Research副总裁Rich Wise表示。他重点介绍了RLS三角形，该三角形说明了分辨率R、线边缘粗糙度L（在某些情况下也是缺陷率和良率的代表）和S（灵敏度或速度）之间的权衡关系。我们基本上可以满足其中任何两个指标，但要同时满足这三个指标则最具挑战性。只关注分辨率和线边缘粗糙度的结果通常会减慢光刻速度，而我们希望尽可能地提高速度。”
寻找高NA的临界点
晶圆厂通常会根据技术需求与投资回报率（ROI）的匹配程度来设置新光刻机的过渡时间。imec副总裁Ru-Gun Liu表示：“尺寸缩放的关键驱动因素由著名的瑞利方程（R= k1λ/NA2）定义，其中主要分辨率缩小是使用较短波长和较大镜头实现的。在等待EUV成熟并达到具有竞争力的成本时，193nm浸没式多重曝光技术对此进行了补充，而现在我们大致又看到了同样的情况。高NA EUV将通过用单次曝光解决方案取代复杂且昂贵的多重曝光工艺来实现逻辑A14节点。”
最近的晶圆运行结果表明，高NA足以应对GAA的挑战。IBM研究部光刻和计量高级经理Luciana Meli表示：“直接纳米片图案化可实现设计灵活性，并通过与自对准SADP/SAQP图案化纳米片相当的性能来实现有效栅极长度的缩放。”她指出，在单元末端插入单扩散断层(SDB)是实现与FinFET相似设计灵活性的关键缩放手段。
Meli指出，高NA的一个突出需求是减少特征尖端间距。她表示，MOR光刻胶平台可以在这方面提供帮助，将尖端间距扩展到22nm，值得注意的是，其产量高于使用CAR平台所获得的良率。即便如此，仍需要切割掩模来满足20nm规格要求。
但高NA的最大挑战似乎是由较小的曝光场尺寸引起的。由于高NA EUV光学元件上的镜头在x-y方向上将掩模上的特征缩小了4倍和8倍（变形镜头），因此晶圆上的场大小只有0.33NA EUV和193nm光刻的一半（26 X 16.5毫米 VS 6 X 33毫米）。两个曝光场必须精确拼接在一起。
芯片内拼接是一件大问题。围绕设计、掩模、光学邻近校正(OPC)、工艺和光刻机设置的拼接优化只是高NA特定的挑战之一。由于SRAM芯片已停止扩展，并且SRAM可占用SoC面积的50%，因此只有堆叠芯片解决方案才能避免使用高NA EUV和拼接。
IBM的Meli指出，挑战来自于高NA EUV层与全场0.33NA层的结合，包括块和金属堆栈之间的叠加误差。
Imec及其合作伙伴正在开发大规模场内拼接方法，这将减少应对场尺寸缩小的设计需求。Imec正在寻求的另一项高NA EUV技术是使用定向自组装(DSA)来减少粗糙度和缺陷，并降低剂量。第一步是将DSA图案缩小到24nm间距以下，从业界目前的PS-b-PMMA型嵌段共聚物转换为所谓的高χ嵌段共聚物。
Imec还展示了在开发低n掩模吸收镜方面取得的进展，该吸收镜能够以更宽的工艺窗口和20%的剂量减少来提高线条和间隔的性能，而不会增加粗糙度或随机故障（见图3）。该研发机构还发现，尖端到尖端的尺寸不会受到剂量减少的负面影响，剂量减少会直接影响光刻机的吞吐量。目前正在研究如何进一步减少掩模上的线宽粗糙度（LWR）/线边缘粗糙度（LER），因为粗糙度会转化为晶圆上更大的粗糙度。
图3：EUV掩模中的新型低n吸收镜改善了工艺窗口并降低了剂量。需要在规模拼接、降低掩模变异性和碳纳米管薄膜开发方面取得更多进展。
（图源：imec）
高NA光刻机本身就是为了提高生产效率而设计的，包括更快的光罩和晶圆台、更强大的CO2激光源和更高效的光子转换效率，从而提高光刻机的吞吐量。
ASML的Lercel表示：“为了提高原始产量，我们希望提高驱动激光器的功率，同时也希望提高光源的重复率。因此，EUV光源加速单个锡滴穿过真空室，然后它们受到高功率红外激光器的撞击。如今，这种情况每秒发生50,000次。借助新的高NA EUV系统，我们的重复率上升到62千赫兹，而500瓦的更高功率使我们能够实现每小时220片晶圆的产量，这是实现这一目标的关键因素。”
业界对EUV光刻机高能耗的持续担忧推动了变革。每一代EUV光刻机都降低了每片晶圆加工所消耗的能源。2023年，每片曝光晶圆的能源消耗量是2018年的42%，工具可用性为93%。
减少随机性
随着特征尺寸的缩小，粗糙度在整个特征尺寸中所占的比例越来越大。在3nm节点，线边缘粗糙度（LER）和线宽粗糙度（LWR）可以占到边缘定位误差的50%。在2nm节点，允许的边缘定位误差仅在5nm到6nm之间，而预计在1nm节点这一数值将降至4.5nm（见图4）。
这种工艺变化会侵蚀工艺窗口，并会因线路之间的桥接、断裂的碎片线路、闭合的通孔或合并的相邻孔而引起电气故障。因此，光刻师和蚀刻团队不断开发减少EPE的方法，EPE是一个涵盖覆盖（层/层偏移）、CD均匀性和随机性的术语。
图4：允许的变异性（边缘位置误差）随着可实现的分辨率而缩小。
（图源：ASML）
另一种看待这个问题的方式是使用有用的工艺窗口。高良率的曝光工艺由所谓的“无故障裕度”定义，它指的是在不看到线条断裂的情况下可以打印的最小特征，以及在不看到线条合并的情况下可以打印的最大特征。它由聚焦深度(DOF)和曝光窗口来表征。
“在许多情况下，随着间距的缩小，这种裕度会趋于零，因此，为了帮助继续缩小间距，我们共同优化了干式金属氧化物光刻胶及其底层，以减少分辨率、LER和灵敏度之间的权衡。底层有助于加速光刻胶在后处理过程中的活化，尤其是在烘烤过程中，”Lam Research的Wise说道。
MOR VS CAR材料
旋涂化学放大光刻胶是193nm浸没(193i)和EUV曝光中的主力材料，但近年来，新化学配方的干法光刻胶，即所谓的金属氧化物光刻胶（MORs）也开始崭露头角。JSR（前身为Inpria）以旋涂形式提供MOR，Lam Research则同干法系统。
干法（基于CVD）光刻胶工艺的性能优势包括比有机材料更高的吸收率和图案坍塌的可能性有限。“还有机会优化后续转移蚀刻，无论是原位还是非原位，以消除缺陷和线宽粗糙度等问题。而且它在厚度方面非常可调，甚至可以从光刻胶顶部到光刻胶底部改变工艺，”Wise表示。
使用干法光刻胶在0.33NA光刻机上制造了12nm线宽和间距（24nm间距）的图案。另一个优点是，与旋涂晶圆轨道光刻胶处理相比，使用干式光刻胶堆栈可以将材料浪费降低5到10倍。成像堆栈包括硅上的光刻胶、底层和硬掩模（例如PECVD碳、氮化硅或SiOC）。
关于硬掩模层的转移蚀刻，Wise透露，Lam Research最近开发了一种更强大的等离子源，可以更有效地分解等离子体中的物质。“转移蚀刻之所以如此重要，是因为我们可以利用它来纠正图案转移过程中出现的一些随机缺陷。”
蚀刻技术的另一项创新是改变300毫米晶圆与等离子源之间的角度，所有主要供应商都提供此功能。所谓的横向或角度蚀刻解决了减少尖端都尖端间距的需求，而无需使用单独的切割掩模曝光和蚀刻步骤。此类蚀刻还有可能减少整个芯片的尖端之间的差异，从而提高良率。
TEL研究员Tomonari Yamamoto介绍了他们公司使用新蚀刻源和倾斜晶圆台的定向CD修改工艺。改变系统中的角度可以调整横向蚀刻速率，从而无需使用双重曝光即可制造椭圆形或其他结构。新型蚀刻源还旨在减少残留物缺陷并降低图案粗糙度。
但这些系统带来的更重要的结果可能是减少无法以其它方式解决的粗糙度和随机缺陷，同时提供在y方向上扩展特征的能力。imec的Liu表示：“应用角度蚀刻光束来推动线尖端之间的间距并降低线/空间图案的粗糙度。”他将这项技术称为跨图案化，并指出它可能用于将接触孔拉伸为椭圆形结构，甚至将孔拉伸为线。“人们可以使用这项技术将图案从孔更改为线，并进一步减小间距——就像变形金刚一样”，这启发了跨图案化这个名字。
然而，Liu警告称，这还是初步阶段。“这只是跨图案化相关研究的开始，因为其在工艺、OPC设计合规性和成本效益方面的价值和可行性仍在研究中。”
Lam Research公司的Wise讨论的另一项工艺改进涉及使用选择性钝化层，然后进行蚀刻，以降低LER和LWR。Wise描述了处理出现在线条底部作为残留物或基底的少量光刻胶的情况。“在晶圆上，我们可以看到这样的缺陷，但通过使用我们的新源并沉积一层钝化层，该钝化层可以很好地粘附在完全形成的光刻胶线条上，但与这些残留物区域结合较差，我们可以突破并去除这些缺陷。”钝化工艺还有助于平滑LER和LWR。
TEL的Yamamoto介绍了旋涂金属氧化物光刻胶的结果，表明MOR（尤其是采用新的显影剂化学方法）可以改善工艺窗口并降低24nm间距线和空间的特征粗糙度。相对于CAR光刻胶，MOR在较小特征尺寸下还具有更大的抗图案塌陷能力。他进一步指出，高NA EUV所需的薄光刻胶更容易受到随机缺陷的影响。
Brewer Science新兴材料技术总监Joyce Lowes表示，EUV光刻胶的底层对于工艺的可扩展性起着至关重要的作用。为了帮助图案转移，底层需要以更薄的层提供比其前身更好的抗蚀刻性。底层还需要与硬掩模和硅很好地粘附在一起，同时在宽工艺窗口下工作，而不会增加图案缺陷率。
曲线结构
随着设备之间需要更短的连接，曲线图案似乎将成为必要。曲线结构可缩短层与层之间以及同一平面内线与线之间的连接。
“我们提出并证明，在设计中加入曲线形状可以降低制造成本，提高芯片的功率和性能，”imec的Liu表示。此外，我们计划使用曲线设计来增加晶体管密度。我们已经开发出一种在标准单元中使用曲线设计的方法，并提供了设计解决方案，例如设计规则应用和寻找OPC解决方案。”
几乎有无限的计算资源可用于EUV掩模的掩模写入过程。与多光束掩模写入器结合使用，光学邻近校正(OPC)掩模过程可大大加快。曲线掩模的写入时间与正交掩模的写入时间相同。
专家指出，行业可能正在接近曲线（弯曲）掩模图案的临界点，这种图案可以缩短互连距离并降低成本。D2S董事长兼首席执行官Aki Fujimura表示：“曲线图案目前已用于193i和EUV的生产掩模中。但不同的公司使用的方式不同。有些公司只在芯片上需要它的热点处使用它。”
全芯片/晶圆曲线实现将通过标准EDA集成来实现。但首先，需要有一个测量曲线均匀性的标准。“当谈到软件校正工具时，你会做一些校正，以尝试让实际形状符合你的设计，”Fujimura说。“凭借曼哈顿特征（正交），业界不久前确定了测量CD和CD均匀性的标准方法。我们没有这样的曲线结构标志，那么如何比较轮廓与轮廓呢？这还没有确定。”
尽管如此，晶圆厂仍在向前发展。Fujimura补充道：“在最近的新思科技技术论坛上，台积电讨论了其庞大的GPU基础设施，重点介绍了其‘大型GPU集群’以及他们进一步扩展这一能力的计划，因为GPU具有诸多优势，尤其是在涉及曲线掩模形状的处理方面。”
结语
现在是从事前沿工作的有趣时期，工程师可以打印和控制10nm特征。展望18A至14A节点，标准EUV（0.33NA）可能会通过多重曝光尽可能延长其使用寿命，同时在工具、材料和掩模方面取得许多进步，这些进步协同作用，以大规模图案化和蚀刻设备。
在某种程度上，该行业似乎准备采用围绕金属氧化物光刻胶、底层和显影工艺（湿法、干法或两者兼有）构建的新型光刻胶平台，这些平台将与新的蚀刻平台协同工作，通过多种策略组合来扩展CD并减少随机缺陷。
对于高NA，片内拼接尚处于起步阶段，这是一项由变形镜头引发的全新技术，而掩模中的新吸收材料有望扩大工艺窗口。似乎每一项在不降低其他关键指标的情况下提高性能和吞吐量的开发都将找到其生产用途。
END
