新书上架！美国作者《基于TSV的三维堆叠集成电路的可测性设计与测试优化技术》

EETOP 2024-07-27 10:30

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◆图书简介◆

测试是一种用于保证集成电路的稳定性和有效性，是贯穿集成电路制造各个环节不可或缺的重要手段。而基于TSV的3D堆叠集成电路结构的特殊性和设计流程的可变性则为测试过程带来了新的问题和挑战。

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本书首先对3D堆叠集成电路的测试基本概念、基本思路方法，以及测试中面临的挑战进行了详细的论述；讨论了晶圆与存储器的配对方法，给出了用于3D存储器架构的制造流程示例；详细地介绍了基于TSV的BIST和探针测试方法及其可行性；此外，本书还考虑了可测性硬件设计的影响并提出了一个利用逻辑分解和跨芯片再分配的时序优化的3D堆叠集成电路优化流程；最后讨论了实现测试硬件和测试优化的各种方法。

本书适用于3D堆叠集成电路测试的从业人员。无论是刚入行业的新人，还是经验丰富的工程师，本书的内容和可读性都能为他们提供在3D测试领域做出贡献并取得卓越成绩所需的信息。对于这方面的科研工作者，本书也有一定的参考价值。

◆ 目录：◆

译者序

原书序

前言

致谢

第1章引言1

1.1测试基础2

1.1.1测试分类3

1.1.2功能、结构和参数测试3

1.2可测性设计4

1.2.1扫描测试4

1.2.2模块化测试、测试外壳和测试访问机制5

1.33D集成技术6

1.3.13D测试8

1.3.2总结9

第2章晶圆堆叠和3D存储器测试10

2.1引言10

2.1.1晶圆堆叠方法10

2.1.2W2W堆叠与晶圆配对11

2.1.33D存储器架构和存储器测试16

2.2静态存储器的测试成本和良率收益19

2.2.1静态存储器配对良率计算20

2.2.2存储器配对的良率改善方法24

2.2.3晶圆配对测试成本评估27

2.2.4总结29

2.3动态存储器的良率收益29

2.3.1总结32

2.4堆叠DRAM中TSV电阻开关的故障建模33

2.4.1TSV字线的电阻开路故障的影响33

2.4.2TSV位线的电阻开路故障的影响35

2.4.3总结37

2.53D堆叠存储器的层和层间冗余修复37

2.5.1单元阵列逻辑堆叠的

层间冗余37

2.5.2晶圆匹配与芯片间冗余共享对3D存储器良率的影响41

2.5.33D存储器中单芯片的全局BIST、BISR和冗余共享43

2.5.4总结47

2.6结论48

第3章TSV内置自检49

3.1引言49

3.2通过电压分频和比较器进行TSV短路检测和修复52

3.2.1TSV短路检测/修复BIST体系结构的设计52

3.2.2基于BIST结构的TSV

修复技术55

3.2.3BIST和修复架构的结果和校验55

3.2.4BIST和修复架构的局限性57

3.2.5总结57

3.3基于读出放大器对TSV进行类DRAM和类ROM测试58

3.3.1盲TSV的类DRAM测试58

3.3.2孔壁开槽TSV的类ROM测试60

3.3.3类DRAM和类ROM的BIST的结果和讨论61

3.3.4类DRAM和类ROM的BIST的局限性62

3.3.5总结62

3.4基于多电压级环形振荡器的TSV参数测试62

3.4.1环形振荡器测试电路及缺陷模型63

3.4.2电阻故障检测和电源电压的影响65

3.4.3泄漏故障检测和电源电压的影响66

3.4.4环形振荡器测试电路的检测分辨率和面积开销67

3.4.5基于环形振荡器的BIST的局限性69

3.4.6总结69

3.5结论70

第4章基于TSV探测的键合前TSV测试71

4.1引言71

4.1.1探测设备及键合前TSV探测难点72

4.2键合前TSV测试74

4.2.1通过探测TSV网络进行参数化TSV测试79

4.2.2键合前探测的模拟结果82

4.2.3键合前TSV探测的局限性89

4.2.4总结90

4.3通过TSV并行测试和故障定位减少测试时间90

4.3.1一种并行TSV测试集设计算法的开发92

4.3.2创建测试组算法的评估95

4.3.3创建测试组算法的局限性98

4.3.4总结99

4.4结论99

第5章基于TSV探测的键合前扫描测试100

5.1引言100

5.2基于TSV探测的键合前扫描测试101

5.2.1键合前扫描测试102

5.2.2键合前扫描测试的

可行性和结果110

5.2.3总结118

5.3结论119

第6章芯片间关键路径上测试架构的时间开销优化技术120

6.1引言120

6.1.1芯片测试外壳对功能延迟的影响121

6.1.2寄存器时序优化及其在延迟恢复中的应用123

6.23D堆叠集成电路的DFT插入后的时序优化技术124

6.2.1芯片和堆叠级别的时序优化方法127

6.2.2逻辑再分配算法130

6.2.3时序优化在恢复测试架构带来的延时影响的有效性133

6.2.4总结139

6.3结论140

第7章键合后测试外壳和新兴测试标准141

7.1引言141

7.2基于3D堆叠集成电路标准测试接口的芯片测试外壳143

7.2.1芯片测试外壳架构144

7.2.2基于1500的芯片测试外壳145

7.2.3基于JTAG 1149.1的芯片测试外壳147

7.2.4P1838芯片测试外壳实例应用148

7.2.5用于实验基准的芯片级测试外壳的成本和实现151

7.2.6总结153

7.3用于MoL 3D堆叠的

JEDEC宽I/O标准153

7.3.1扩展P1838芯片测试外壳在JEDEC环境中的测试155

7.3.2总结159

7.4结论159

第8章测试架构优化和测试调度161

8.1引言161

8.1.13D测试架构和测试调度162

8.1.2考虑多重键合后测试插入和TSV测试的优化需求163

8.2堆叠后测试架构和调度优化165

8.2.1堆叠后测试的测试架构优化171

8.2.2用于PSHD的ILP方法171

8.2.3用于PSSD的ILP方法176

8.2.4用于PSFD的ILP方法176

8.2.5基于ILP的堆叠后测试优化的结果和讨论178

8.2.6总结191

8.3针对多次测试插入和互连测试的扩展测试优化191

8.3.1改善优化问题定义192

8.4扩展ILP模型的推导197

8.4.1PHMTS问题的ILP模型197

8.4.2PSMTS问题的ILP模型201

8.4.3其他问题的ILP模型201

8.5多测试插入ILP模型的结果和讨论207

8.5.1总结213

8.6结论214

第9章结论215

参考文献217

◆ 前言：◆

随着集成电路（IC）不断向更小尺寸发展，相对较长的互连线已成为电路延迟的主要原因和功耗产生的重要组成部分。为了缩短这些互连线的长度，3D集成，特别是3D堆叠集成电路(3D SIC)已经成为学术界和工业界的一个重要研究领域。3D SIC不仅具有缩短平均互连长度的潜力，缓解了较长的全局互连带来的许多问题，而且可以提供比2D IC更大的设计灵活性，在移动应用时代可以显著降低功耗和面积，通过降低延迟增加片上数据带宽，并改善异构集成。

与2D IC相比，3D IC的制造和测试更为复杂。芯片堆叠中密集的硅通孔(Through Silicon Via,TSV)垂直互连结构会给集成电路带来额外和独特的缺陷，而这在之前集成电路产业中从未遇到过。同时，对这些TSV进行测试，特别是在芯片堆叠之前进行测试，一直是学术界和工业界测试工程师面临的重大挑战。测试一个3D堆叠结构会受到测试接口局限性、测试引脚可用性、功率和热效应的约束。因此，需要通过高效和反复优化的测试架构以确保键合前、部分堆叠和完整堆叠的测试不会过于昂贵。

本书旨在作为行业设计师、大学教授和学生的指南，既可以作为学习3D集成电路测试的教科书，也可以作为对该领域正在进行的前沿研究的完整视图。对于学生来说，本书详细介绍了3D集成电路的优势和挑战、3D测试的相关困难，以及对测试解决方案和测试优化的最新见解。对于学术研究者而言，本书进一步挖掘了3D测试方面的文献，引导读者了解目前的解决方案和仍未得到回答的测试问题的优缺点。对于任何希望在该领域进行进一步研究的人来说，这本书是完美的起点。对于行业工程师来说，这本书包含了大量最先进的3D测试架构、优化具体结果及深入的分析，以供他们做出最佳的选择并将有价值的理念集成到实际设计中。此外，这本书研究和解释了未来几年可能推动行业测试集成的新兴标准。

本书广泛探讨了3D测试的三个重要类别：键合前测试、键合后测试和测试优化。本书从检查预堆叠前的优化和键合前测试开始，然后转向键合后测试和优化。测试解决方案，包括针对键合前测试的BIST和探针测试，以及针对键合后测试的新兴标准，都进行了全面的介绍，并在两者之间探索了额外的思路和测试优化。

在全书的开篇，第1章简要地概述了3D集成技术、常见的测试设计特性，以及3D集成带来的特有的测试挑战。

第2章讨论了晶圆匹配和3D存储器测试。本章探讨了晶圆匹配的存储器种类、匹配算法、匹配准则和晶圆匹配的其他重要考虑因素及其对3D堆叠的良率和成本的影响。本章还研究了2D和3D故障模型，以及存储器测试和修复架构之间的差异，并解释了关于存储器测试的文献中存储器测试可用的最新解决方案。

第3章讨论了BIST用于键合前TSV测试的优点和不足，并详尽分析了TSV柱及相关缺陷。本章探讨了多种BIST结构，包括类存储器测试、带修复的分压和环形振荡器。它深入探讨了每种技术所能检测的缺陷种类，以及实现检测的准确性。

第4章介绍了BIST对键合前TSV测试的替代解决方案——键合前TSV探测。介绍了目前用于平面（2D）测试的探针卡技术，以及未来用于3D测试的探针卡解决方案。本章的大部分内容集中于一种与现有探针卡技术兼容的同时能够探测多个TSV的技术。并且提供了详细的结果和分析，讨论了方法的可行性和准确性。提供了一种优化方案和实验结果，即通过单个探针同时测试多个TSV来减少键合前TSV的测试时间。然后提供了一些优化方法以进一步降低键合前的测试成本。

第5章详细介绍了通过反复使用第4章所陈述的测试体系结构来执行键合前扫描测试。充分探讨了在同一模式下进行键合前TSV和结构测试的可行性、速度和成本。

第6章提出了一种基于时序优化的测试架构优化方法，以减少第4章和第5章的架构，即对3D堆叠键合后功能模式的影响。

第7章介绍了面向3D SIC的新兴测试标准。这包括芯片级测试外壳，以确保堆叠中的芯片呈现一个标准化的接口，以及用于键合前测试和键合后的集成。本章进一步研究了针对高速逻辑对存储器堆叠提出的JEDEC标准的测试特点。

第8章介绍了一种用于减少键合后堆叠测试时间的优化技术。优化考虑了3D特定测试约束，如专用测试TSV和仅通过底部芯片的测试访问。此外，它还可以在执行任何或所有可能的部分堆叠和完整堆叠测试时，优化堆叠的测试架构和测试计划。

最后，第9章对本书进行了总结，回顾了作者所涵盖的主题和最后的想法。

无论您是3D测试的新手，还是一名经验丰富的人，作者都希望本书的内容和可读性能够为您提供能够在3D测试领域做出贡献并取得卓越成绩所需要的全部。

Durham, NC, USABrandon Noia

Krishnendu Chakrabarty

◆ 序言：◆

当前电子行业的发展趋势表明，三维堆叠集成电路(3D SIC)是一种具有大规模应用潜力的技术。那么， 3D SIC是否只是平面（2D）集成电路的延伸？如果这个器件是3D的，那么我们未来是否可以发展出四维(4D)集成电路，假设我们的世界被认为有第四个时间维度。

让我先解决最后一个问题。第四维度（时间）的使用对于数字电路来说并不具有新意。存储器件或触发器允许随着时间的推移重复使用逻辑门，如果没有这个功能，实现一个数字功能将需要更多的门。我认为我们的2D IC已经有三个维度，x、y和t。我们会形成一个习惯，即在指定尺寸的芯片中忽略时间这一维度。显然，3D SIC具有第四个维度。

现在，为了回答第一个问题，让我先来介绍一下2D IC。它包含一层有源元件和多层次的互连。对于上一代电子产品中的印制电路板（PCB）也是如此。这就像一栋多层建筑，其中生活空间仅限于一层，其他所有楼层只提供通向该层房间的走廊。听起来不自然？但这正是我们在具有多布线层和多层印制电路板的2D IC中一直在做的事情。一个成功的多层建筑设计在所有楼层都需要有功能性生活空间，楼层内有走廊，楼层间有电梯。当然，每个楼层都可以定制成特定的功能，例如家庭住宅、办公室、仓储间、购物商场或餐厅等。这种我们社会早已有过经验的多层建筑理念，正被应用于构建集成电路。事实上，这一优势可以从一个领域推广到另一个领域。

然而，正如人们所说的，“如果没有电梯，建造摩天大楼是没有用的”。对于3D SIC，一个硅通孔(Through Silicon Via,TSV)就是电梯。集成电路(Integrated Circuit,IC)制造工艺使得制造TSV成为可能，但为了确保它们的工作，我们必须对它们进行测试，如果发现它们坏了，就必须修复它们。

TSV测试是3D SIC区别于传统平板或平面集成电路的一个方面。除此之外，实现3D SIC的方法并不只有一种，至少现在已经不是了，因为该技术还在不断发展。例如，研究发现晶圆的堆叠可能比芯片的堆叠更经济。生产制造的不同阶段产生了各种测试场景，对于TSV，可能在键合前和每次键合后都需要进行测试。

IC工程师可能熟悉现有的方法和工具，但新兴的3D SIC技术是一个未形成行业标准的应用领域。该书是一本指南。用9个章节对测试存在的问题及其解决方法进行了清晰的阐述。一些最前沿的方向，作者Brandon Noia和Krishnendu Chakrabarty是基于自己的研究进行了解读。他们在这方面做得很出色。

该书首先概述了3D SIC制造工艺及其测试挑战。提出了一种晶圆与存储器匹配的使用方法。并且提供了适用于3D存储架构的制造流程示例。在此背景下，提高良率和测试成本的冗余方法被证明是有益的。前两章主要围绕这些主题展开。

高TSV良率对于控制堆叠组装的成本至关重要。这推动了两种键合前TSV测试方法的发展，即内置自检(Built-In Self-Test,BIST)和探针测试。第3～5章详细介绍了这两种方法。

在第6章中，作者研究了可测性硬件设计的影响因素。一个主要的影响是对性能的影响。因为测试硬件围绕着TSV，TSV在堆叠的芯片之间传递信号，所以适当的分区可以提高性能。作者提出了一个利用逻辑分解和跨芯片再分配的时序优化流程，可以降低测试架构对芯片间路径功能时序的影响。

第7章和第8章讨论了实现测试硬件和测试优化的想法。介绍了P1838芯片测试外壳和JEDEC I/O 3D堆叠新兴标准。提出了一种整数线性规划（Integer Linear Program，ILP）公式，用于优化利用可用的测试访问机制（Test Access Mechanism,TAM），并在减少总测试时间的情况下制定测试计划。

该书共有9章，前8章为主要章节；最后一章为“结论”，告诉读者在哪里可以找到什么。书中有一个令人印象深刻的参考文献列表。我祝贺作者Brandon和Krishnendu能够出版这本书。这对于3D堆叠集成电路新兴技术发展是一个重要的贡献。

Auburn，AL，USAVishwani D. Agrawal

◆ 作者简介：◆

Brandon Noia于美国北卡罗来纳州杜克大学获得生物医学工程、电气与计算机工程学士学位，电气与计算机工程博士学位。研究涉及3D测试领域，如预键合的良好晶圆测试和3D重定时流程。他的研究方向包括测试设计、3D集成电路架构和VLSI设计。Noia博士专注于3D测试领域，于2008年获得SRC/Global Research Collaboration硕士奖学金。2010年，获SRC研究生奖学金；2012年，获ACM DAC学生研究竞赛第二名，杜克大学ECE研究生研讨会的最佳口头报告奖，因在预键合TSV探测方面的工作获TECHCON最佳演讲奖。

◆ 译者简介：◆

蔡志匡，男，教授，南京邮电大学科学技术处处长兼集成电路科学与工程学院院长，入选国家高层次人才特殊支持计划青年尖人才、江苏高校“青蓝工程”中青年学术带头人、江苏省333高层次人才培养工程、江苏省六大人才高峰、江苏省青年科技人才托举工程。⻓期从事集成电路测试的科研和教学工作，主持国家重点研发计划、国家自然基金重点项目等项目20 余项，在国内外重要学术会议和期刊上发表高水平论文60 多篇，授权国家发明专利 40多项，获2022年中国电子学会科技进步一等奖。

◆ 译者序：◆

近些年来，我国在集成电路设计和制造方面发展迅速，其规模和水平的提高也促进了相应的测试技术发展。随着集成电路（IC）不断向更小尺寸发展，相对较长的互连线已成为电路延迟的主要贡献者和功耗产生的重要组成部分。为了缩短这些互连线的长度，3D集成电路已经成为学术界和工业界的一个重要研究领域。与平面（2D）集成电路相比，3D SIC的制造和测试更为复杂。TSV作为芯片堆叠中密集的垂直互连方式，会给集成电路带来额外和特有的缺陷，对这些TSV进行测试，特别是在芯片堆叠之后的产品测试，一直是测试工程师面临的重大挑战。

本书广泛探讨了3D测试的三个重要类别：键合前测试、键合后测试和测试优化。本书首先分析堆叠优化和键合前测试，然后转向键合后测试和优化。测试解决方案包括针对键合前测试的BIST和探针测试，以及针对键合后测试的新兴标准，并在两者之间探索了额外的测试及优化技术。全书共9章，第1章简要地概述了3D集成技术、常见的测试设计特性，以及3D集成带来的独特测试挑战；第2章讨论了晶圆匹配和3D存储器测试；第3章讨论了BIST用于键合前TSV测试的优点和不足，对TSV及相关缺陷进行了详细分析；第4、5章介绍了针对键合前TSV测试的替代解决方案；第6章提出了一种基于时序优化的测试架构优化方法，以减少第4章和第5章的架构，即对3D堆叠键合后功能模式的影响；第7章介绍了面向3D SIC的新兴测试标准；第8章介绍了一种减少键合后堆叠测试时间的优化技术；第9章总结了全书，回顾了作者所涵盖的主题和最后想法。

虽然国内集成电路测试技术发展迅速，但目前关于3D集成电路测试技术的专著和教材仍然十分缺乏，从事相关领域研究的专业人员也只能通过碎片化的内容摸索和实践，以逐步掌握这方面知识。为此，本书结合作者多年来在此领域的科研实践，系统地介绍了基于TSV的3D堆叠集成电路测试中的各项关键技术，为读者进行更深层次的3D集成电路设计、模拟、测试和可测性设计打下良好的基础，也为3D集成电路的设计、制造、测试和应用之间建立一个相互交流的平台。本书可以作为高等学校微电子、集成电路等相关专业高年级本科生和研究生的教材与参考用书，也可以供从事上述领域工作的科研技术人员参考。

本人谨向为此书的翻译与出版付出辛勤劳动的各位编辑，以及支持我们进行翻译工作的家人和朋友，特别是研究生洪浩斐、张学伟、何娴、杨大智、成毓杰、魏梦凡、陈俊原，向他们致以衷心的感谢。

由于译者水平有限，而3D集成电路技术的发展日新月异，书中难免有一些疏漏错误或者不妥之处，真诚希望各位读者在阅读时把发现的错误及时告知我们，恳请大家多多批评指正。

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