答题|惊呆！这个世界500强客户的项目居然要同时保证阻抗和损耗误差

感谢各位网友的精彩回答，以下是高速先生的观点：

1，先说说阻抗哈，如果想常规项目只要求保证的话，那么工厂是可以给大家保证的，但是误差还是会和传输线的结构有关系，例如线宽和间距越细，阻抗误差会相当越大，因此从阻抗控制这一点来看，能把线宽做宽的保证度会更高，当然也不止那么一个因素了，表层的电镀，绿油也是影响阻抗的方面，因此我们能看到表层比内层的加工误差会更大；当然也能看到，10%的阻抗公差板厂能答应保证，但是5%的估计也是很难有板厂承诺保证了。

2，如果在保证阻抗的同时还是保证损耗，这个难度其实升级了几个level。因为影响损耗的因素除了板材本身的损耗因子（俗称DF）和铜箔本身的粗糙度外，从文章也能看出来的，阻抗的变化也会影响损耗，因此不仅仅要对材料和铜箔的电性能参数要把握准确之外，还要考虑阻抗误差带来的损耗影响，通常都需要通过仿真测试校准几次才能比较好去把握，难度是相当的大！

3，随着目前客户产品的速率越来越高，对高速夹具的指标也越来越严格，慢慢的可能阻抗公差收紧同时需要保证损耗的案例会越来越多，还是那句话，大家遇到类似的项目需求，不妨咨询下高速先生，说不定我们能帮大家搞掂呢！

客户对阻抗的苛刻要求，证明了高速板材存在的理由。高速板材的特点就是，dk   df在很宽的频域范围内，损耗很小，数值很稳定，不同批次的一致性也很高，表面粗糙度也很低，大大改善趋肤效应。
剩下的H1和H2以及线宽误差，由加工厂的先进设备和工程师来控制。需要采购同事选择品控优异的制板厂，需要pcb工程师优化设计，比如加大线宽(射频信号加粗就是这个道理)，比如信号H1和H2的参考层都铺铜，尽量平衡两层的残铜率 

想有效减小阻抗或者损耗，首先在板材的选择上，就要选择高性能稳定性好的板材；走线方面尽量线宽要宽一点，走线路径不要太复杂，少出现阻抗突变的走线方式；对于参考面尽量全路径上保持一致和完整；再好好仿真优化一下。

如高速先生所说，分以下几步：
1.控制好df dk的误差的损耗的方法：采用低dk df的板材，罗杰斯，m6等专用高速信号板材;
2.控制好h1   h2的误差：假如h1是pp的厚度，那h2就是芯板的厚度，增大h1，减小h2。因为h1是pp，制板压合时，变化误差比较大，h2是芯板，由板材厂来料控制，固定不变且误差小，容易控制。
3.控制好走线线宽线距的误差：增加线宽，这样误差的百分比会减小  

线宽不能太小，线路上的阻抗突变点做仿真，尽量优化保持阻抗一致性。铜皮不要太厚，玻纤布网格不能太稀疏。  

@ 涌

1，在设计上同阻抗线保持在同层，这样误差要不正要不负，不会出现正负，也就误差小了。
2，增加线粗，天线设计上会常用，天线走表面，挖空地下好几层以此来增加线宽，线宽了板厂就好控制误差。
3，参考面要完整，一般是至少一个距离更近的层设置为GND。
4，阻抗线尽量走内层，内层的铜厚一般比较固定，表层有可能会走电源，某些设计上会加厚铜厚。  

从理论上，根据特征阻抗Z=sqrt((R+jwL)/(G+jwC))，里面R（导体相关）、G（介质相关）以及L和C参数，每一个参数都会涉及一些物理结构。降低阻抗，出发的思路就是让分子更小、分母更大，就要改变相应的物理结构；要使阻抗降低，比如让导线更宽，则会使R和L更小、C更大来实现；减小参考参考层间距，会使L更小、G和C更大来实现。当然除了物理结构，材料特点也会影响上述寄生参数，比如导体电/磁导率、介质DK/DF，加工时的蚀刻因子、材料编织压合填胶等更复杂的影响因素 

@ 星空

有效减小阻抗的设计方法和思路：
尽量用薄铜箔层，这样线宽好控制，减小蚀刻的难度
叠层设计时参考层之间的H1 H2用芯板，如果用PP的话建议用两片PP，这样到参考层的距离也好控制
有效减小损耗加工误差的设计方法和思路
用稳定性好的材料，玻纤布选择密的那种，PP用两片不同的PP组合  

@ Alan

比如说，铜厚尽量薄点，减少蚀刻误差；必要的时候选择使用芯板作1-2层，性能更稳定；另外可以选用性能更优异的板材；设计的时候尽量把阻抗线调宽一点等 

@ Jamie

如果频率到了20GHz这个等级了，先要优化好阻抗一致性，主要是连接器端的阻抗。带状线走线加工最重要的是一边参考用的芯板，一边用的是PP,PP在压合的时候会影响仿真的厚度，这时候这一层的残铜率就得特别注意了。  第二就是要仿真优化好谐振，屏蔽孔的gap设置，铜箔和走线的距离都要仿真优化好。第三，背钻深度也是影响因素，如果不差钱就上盲孔了。  

@ 莫克

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