答题|深入分析：常说的3H原则在PCB设计中的应用

感谢各位网友的精彩回答，以下是高速先生的观点：

1，首先无论对于什么速率的高速信号，如果空间非常足够的话，拉开10倍H肯定大家都知道比较好了。但是很多时候我们的板子越来越密，10H的宽裕程度的板子基本上都不可能出现了，这个时候才是考验我们如何去均衡设计和串扰性能的能力了。

2，另外，从细节来说，首先影响需要做多少H的重要因素肯定就是信号的速率了，一对5Gbps的信号和25Gbps的信号，拉开同样的距离会串扰的影响估计能差好几个数量级，另外速率定下来之后，那就是并行的长度了，并行长度长的肯定串扰累积的量就比较大。

3，然后其他的考量因素就是到底是走表层还是内层走线，是同向还是反向信号，表层的串扰会比内层大不少，反向信号间串扰的影响也比同向的要严重，这些都需要列出考虑项中哈！

无论如何，定性的分析就是考虑各种场景，选出最优的方案，但是要定量去知道到底串扰是多少的话，仿真可能才是一个更靠谱的方向！

1如果信号速率高，就会要求5H或7H，2，模拟和数字信号混合板，模数信号之间按照5H以上处理。3.也可以仿一下看一下crosstalk是否满足spec

正常情况下首要保证3H，毕竟工程嘛够用就行，间距冗余过大毕竟会影响整板的尺寸啊成本啥的。当然对特殊要求的信号或特定条件，该加大间距就加大间距，5H或7H都可，仿真看效果。

我们一般把走线宽度和叠层放在一起综合考虑，没有仿真的情况下就去中庸之道，比如有些叠层比较薄0.1，3H就是0.3。有些特殊的板子2层之间比较厚，可能达到0.5mm,那么我就就会考虑3W了。再有就是走线孔间特别紧张，3H和3W哪个小取哪个 

看空间决定吧，一般做到3倍的H呢，主要考虑走线的速率和长度，如果速率很高，长度较长，还要包地打地孔。最好还是仿真确定下 

@ Wang

一般会做到3倍的H呢，主要考虑走线的速率和长度，如果速率很高，长度较长，还要包地打地孔。如果因为空间的原因，有的地方也会走短距离的小于3倍H的线 

一般会做到3倍的H吧，这个要看信号和PCB空间，如果信号速率高，就会要求5H或7H，一般的信号就3H。 

@ Alan

模拟和数字信号混合板，模数信号之间按照5H以上处理。

@ XIAO

在有足够layout空间的情况下主要看看一下信号的电平标准   传输速率和上升时间。想CMOS TTL这些低速电平，3H 2H都能过。像CML PCIE这种高速率 上升时间短的可以适当弄到3H 5H了。  也可以仿一下看一下crosstalk是否满足spec

@ 莫克

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