SARADC片上校正算法

一、前言

本文总结了近几年流行的应用于SAR ADC的几种数字校正算法。SAR ADC （Successive Approximate Register Analog-to-Digital Converter）是一种基于二分搜索算法的逐次逼近模数转换器。

其功能如所有奈奎斯特模数转换器一样，以一定的采样率采样输入的模拟信号，得到连续的对应数字码字的输出。

以上图的单端输入SAR ADC为例。对于模拟输入Vin，需要有采样/保持（S/H）电路，采样并保持输入电压在转换时间内的稳定，连接至比较器的一端。比较器另一端连接的则是左端连接了Vref（基准电压）的DAC（数模转换器）。在SAR ADC中，DAC通常由二进制电容阵列构成，利用开关控制二进制C-DAC（capacitive DAC）来输入二分搜索算法的基准，从而在之后的时钟周期内与输入电平进行逐次的比较并改动数位码（同时也是电容的控制开关）进行逼近，一个4位SAR ADC的逼近过程如下图所示：

但是由于比较器存在失调(Comparator offset)；电容的真实值存在偏差（Capacitor mismatch），会使得逐次逼近过程不能达到所期望的精度。因此，在当今的SAR ADC设计中，都会加入片上数字校正技术，以求尽可能减小非理想因素造成的影响。

二、数字校正技术

1. Split ADC - LMS feedback loop all-digital background calibration

REFERENCE: McNeill et al. - 2011 - All-digital background calibration of a successive approximation ADC using the split ADC architecture

简述：这项工作介绍了一个持续在后台运行的数字校正方法，与输入信号无关，而且校正时间足够追踪参数的变化（收敛时间短）。

主1要创新点：（1）动态段指定（DSA）方法：单位电容随机分配至二进制位置，用16个单位电容来随机代表为15C（8-4-2-1）的二进制电容阵列。（2）LMS遍历（LMS iteration）对矩阵进行粗糙求解。（3）LMS回路算法对W权重值进行逐次修正。

方法概述：SAR ADC架构的修改：将原本一个ADC拆分为两个。通过两个ADC的输出求差，得到误差通过一个LMS回路算法不停的校正，直到对所有输入信号的两个ADC的平均权重误差为0，最后对两个ADC的输出求平均，在通过正则化得到最终结果。

需要注意：双ADC的KT/C噪声。虽然两个ADC需要减半电容，从而增加3dB的KT/C噪声，但是可通过平均办法降下来了。

校正全过程：

（1）对输出的逼近的最终的基准电压就是对每个数码位乘上权重位求和，只要这个权重为近似理想，那么就能得到精确的结果，之后的LMS回路算法就是对W的逐次修正。

（2）通过两个ADC分别得到两组“正确的权重+A错误”和“正确的权重+B错误”。

（3）通过相减，Δx=B错误-A错误。通过相减达到与输入信号无关。

（4）N组数据的转换，用矩阵表示上式，创造足够多的更新信息。

（5）继续在上式加入增益和失调误差。在最后多一个常数项。在矩阵表示上也做出相应的改变。

（6）为了减少消耗，校正主要给大的两个板，总共需要计算的参数（权重参数）约为35个。

（7）为保证矩阵可逆，需要使用动态段指定技术-DSA技术（如下图）。发现若不是用DSA，由于矩阵行的相似性，会有大概率会造成不可逆矩阵，而若使用了，使得不管对输入还是dc信号，都可以保证矩阵的可逆。

（8）虽然要求姐矩阵需要计算矩阵的逆，单数同理在LMS方法下，寻求确定解是不必要的。因此利用[5]中LMS iteration方法得到的近似解，再利用一次一次的LMS更新（如下图），得到正确的权重值。

LMS iteration reference：Mcneill - 2009 - Digital background calibration algorithm for Digital Background Calibration Algorithm for Split ADC Architecture

（9）最后，对于两个的范围不同的ADC，gain error所带来的正则化最后的权重值需要乘上一个h，h等于原有权重之和处于新的权重之和。

2. Double Conversion - Perturbation-based background calibration

REFERENCE: Liu, Huang, Chiu - 2011 - A 12-bit, 45-MSs, 3-mW Redundant Successive- Approximation-Register Analog-to-Digital Converter With Digital Calibration

简介：使用了一个基于微扰的数字后台过程，结合一个自适应回路来得到正确的权重，但是这项技术需要遍历所有输入的可能，最终对进行权重W进行数字校正。

校正原理：输入偏移Δa对应输出偏移Δd，若系统为线性，则Δa带来的变化应该和对应的Δd相同；若系统由于非理想因素表现为为非线性，则Δa带来的变化应该和对应的Δd则会有一个偏差。

注意点：（1）一个副作用是，因为offset double conversion必然带来两倍的比较器和量化的噪声，因此噪声会提高3dB。（2）比传统的基准ADC 数字校正的数字逻辑复杂度降低很多；比2中所提的split ADC的方法减少比较器和走线（因为它用了2个ADC）。

校正过程：

（1）使用一个SAR ADC对每个模拟输入量分别加入Δa和-Δa进行两次采样并转换，期间使用相同的初始权重W，得到数字码字，并计算得到权重和：d+和d-。

（2）将d+和d-作差理想情况下应该与2Δd相等，然而由于初始权重W的不理想，会有偏差， 因此任务就是通过LMS不停的修正过这一偏差，直到最后两者相等。

（3）在修正完成过后，取d+和d-两者的平均值作为最终的输出。

3. Shorted input settling error detection

REFERENCE:Verbruggen et al. - 2014 - A 70 dB SNDR 200 MS s 2 . 3 mW dynamic pipelined SAR ADC in 28nm digital CMOS

简介：原文是一种pipeline-sar ADC结构 （两级流水线，一个粗糙的SAR ADC作为第一级，配上一个精确的SAR ADC作为第二级，残差放大器连接两级），在SAR ADC中利用了错误检测的基于模拟的误差检测法。

校正原理：通过一个可调节的Vbs来对误差（包括比较器失调，电容失配，残差放大器增益（pipesar结构特有），和最终的信道时间常数（pipesar结构特有））进行校正。

校正过程：

（1）setup:将上下极板一端都接Vcm，上极板另一端全接1，下极板另一端全接0。

（2）然后断开Vcm，另一端都接1000...并浮空，就可在浮空点产生Vcm±4V_LSB的电势。

（3）上下极板都再通过一个电阻接Vcm，此时，产生的电势为Vcm±ε。

（4）再断开Vcm，上下极板的电势为Vcm±ε，再通过正常的sar过程量化这一误差。

4. Extra calibration DAC - Self calibration

REFERENCE: Gray, Hodges - 1984 - Special Papers A Self-Calibrating 15 Bit CMOS AD Converter

简介：自校正技术是一种古老且广泛使用的片上校正技术，，原文采用了N+M的分段式组合，Nbit的主DAC阵列和Mbit的sub DAC阵列，和一个额外的校正的电阻串校正DAC阵列（其设计精度略大于M），数字校正模块在数字校正时钟周期主导着电容的开关并将非线性度校正项存储于寄存器内。（则以后利用寄存器的校正信息，对每次转换进行校正）

校正原理：将每一位的电压偏差表示为每一位的电容偏差，把最终的电压偏差表示为每一位的电压偏差乘上每一位的码字求和。

校正过程：

（1）测量MSB的C_N电容对应的电压偏差，如下图，将所有电容接Vref出来MSB；再反过来，MSB接Vref其他电容不接。

如果MSB理想，那么它就会拥有刚好为电容和的一半的电容。因此，最终会在极板上产生一个余差电压，这个测量得到的余差电压刚好与MSB与理想值之间的电压偏差遵从一定的关系，有关系式：

（2）同理，用这种办法，测量所有其他的电容，得到通用的余差电压和偏差电压之间的关系式：

（3）通过用相对低位的DAC阵列来量化Nbit阵列的所有余差电压通过关系式间接得到每一位的电压偏差的量化，将从Nbit的最高位一直到Mbit阵列的最低位的量化信息存储到寄存器内，关系式的电路实现通过两个加法器和一个移位器。关系式：

（3）在以后的正常的SAR过程中，校正逻辑不需要再启动了，SAR ADC和以往的转换过程一样，但在每次逼近的末尾，向存放校正值的寄存器读取所需的校正值，并通过累加器（将对所有之前的为1的码字的偏差值求和）加到转换结果上，完成转换。

5. Sign-based calibration - with an extra calibration DAC

REFERENCE: Ding et al. - 2017 - A 46 μ W 13 b 6 . 4 MS s SAR ADC With Background Mismatch and Offset Calibration

简介：本文利用一种基于模拟的校正方法，利用在考虑电容的失配因素，冗余位不同码字转换得到相同码字的特点，对这两个相同码字进行处理得到该位转换的DNL误差，只提取这一误差的符号从而避免过多的消耗。然后在每次的转换中，都需通过校正DAC阵列对这一误差进行修正，每次通过得到的反馈即新的误差的符号变化来调整修正的方向，最终达到误差的修正，将校正DAC的校正信息存储于寄存器中，完成校正。这一过程只对较大的几位电容进行（MSB到MSB-4），并且从低到高逐一完成修正（因为低位的错误会影响到高位）。以下为DAC的架构图（其中Level shifter用于比较器的失调校正）。

校正过程：

（1）设置转换的检测。当对某一次的转换检测出MSB-4位的特征码字时，触发校正机制（DAC某一位的mismatch校正或者比较器的失配校正取决于特征码字）。特征码字如下图中的红色字：

（2）校正机制将强制使得第16位为其相应的相同的码字（如简介中所描述的两种冗余码字表示相同码字），然后最后一位的比较结果将得到这两个码字孰大孰小的信息，即符号位。

（3）对这个信息采集完成将触发校正机制，将利用进制校正DAC阵列按照规则去修正这一DNL误差，通过查看器符号位的变化来调整修正的方向（若符号位无变化继续修，若符号位变化则反向修），修正过程和SAR的二分查找相似。

（4）当修正完毕，等待检测下一个对应MSB-3的特征序列，直到最后完成MSB位的修正。

注：由于最后修正的MSB位包含之前所有位的DNL误差，所以在最后正确的校正了MSB之后，虽然覆盖了之前的校正信息，实际上已经包含了一直到MSB-4位的DNL误差。

（5）这些校正值（对应校正DAC的开关）存于寄存器，在之后将利用校正寄存器的值在转换过程最后的冗余位转换之后再通过加法器完成修正。

6. Start-up calibration technique - double force

REFERENCE:

1. Lee et al. - 2015 - A 12b 70MS s SAR ADC C with Digital Startup Calibration in 14nm CMOS （提出）

2. Shen et al. - 2017 - A 16-bit 16MS s SAR ADC with On-Chip Calibration in 55nm CMOS（改进）

简介：本技术使用了在011111和100000两个码字的转换差异（MSB的误差造成），以及x01111和x10000的差异（MSB-1位的误差造成）等，利用DNL的误差累积到最后进行数字校正。

需要注意：由于比较器offset的存在使得DNL向某一方向漂移，会使得LSB的几位校正位不足以表示包含offset的错误值。

校正过程：

（1）在正常的转换开始之前，从需要校正的最低位开始校正。忽略比校正位高的位数，通过分别强制（force）需要校正的那位为0和1，然后用正常的方式转换比校其余的位数，可以得到一个D+和一个D-，两者相减除以二即可得到该位的校正信息。

（2）从需要校准的第一位一直校正到最高位，直到最后对最高位的校正已经包含了低位的错误信息，利用一个寄存器（Error Table）记录最终的MSB的校正信息。

（3）全部校正结束后，在每次正常转换的最后，用加法器加入这一校正信息，再经过冗余转换，得到最后的结果。

REFERENCE.2中的改进：

（1）从b4一直校正到b15，b4的校正由b0到b4r校正，b5以及之后的位数都由比校正位小的电容位校正，一直往后；由于更多的校正位（包括冗余位）的引入使得校正范围变大。

（2）对1中提到的offset 的影响通过先测量offset再通过b0到b11的dither来抵消掉，可以防止offset干扰失配校正过程。这样在最后的校正信息位数会达到N-1位，也需要用更庞大的加法器来实现最后校正信息的加入。

本文转自知乎，作者李竞涛，谢谢作者。如有侵权请联系删除。

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