SARADC设计经验分享

一直想找个闲暇时间总结自己ADC的流片经历，芯片投出去后，终于能抽身来记录一下。下面主要介绍个人的设计流程、相关思路、所走的弯路，后面会逐步附上关键电路的原理图、版图、仿真波形等。由于自己比较懒散，而且后面更新可能都是在一些碎片时间里，所以这篇文章将持续很长很长一段时间，见谅。

一.前言

这个ADC主要用于某个电路的模数转换部分，充当读出电路使用。而为了增加驱动以及隔离，中间加了一个轨到轨运放。下面的功耗指标并不包含这个运放(额，运放功耗实在太大了，就没算上去）。

所采用pdk: CMOS 28nm

采用的结构：单端 异步SAR

指标：ENOB：7.9

Range：0—1V

Power：<300uW

Core area：0.005mm2

Sampling rate: 200MS/s @8bit

Configurable resolution：2-8bit

结构选取的一些考量：SAR是相对简单且容易入门的结构，精度、速度都还OK，比较友好适合新手。而且最后需要做在一个SOC上，没有高速时钟，就采用异步逻辑。此外，这个ADC需要在SOC上放好多个，做成那种阵列形式的，所以无论是面积还是功耗，必须要控制好，精度8bit也属于中等那种，因此最终就做成单端输入的了。

二.整体结构

在看各个模块电路之前，先放一张SAR ADC系统框图：

注意这张图中其表达的是10bit 差分输入的SAR结构，其实现思想和我们单端输入类似。即在一个周期内，先对输入信号进行采样，把采样后的信号送到比较器,比较器结果送给SAR Logic, SAR Logic一方面拨动DAC中的电容控制开关，以此改变DAC的输出值，来进行新一轮比较，另一方面还要根据比较器的输出0 or 1，得出相应bit的量化结果。以此迭代，直至所有bit均被量化输出。

现贴上我们的Top Schematic

大体分为4个模块：

第一个我称之为采样时钟生成电路（左下角的那个），即通过原始的CLK生成采样CLK，作为后续DAC采样时钟，为了在一个周期内完成所有Bit的量化输出，故必须要调整原始CLK的占空比（假定原始CLK占空比为50%），采样时钟的占空比经验值为10%~30%，视情况自己选择。在这里，我们选择10%占空比，即一个周期的前10%用来采样，后90%时间用来比较、量化、输出。

第二个模块我称之为CDAC电路（左上角那个）。下面介绍CDAC中各个引脚含义：CLK<7:0>为每一位电容控制开关的时钟，SW<7:0>为每一位电容控制开关的拨动方向，SAMPLE为采样信号时钟（也是第一个模块的输出），VIN为整体电路的输入信号，VREF为DAC的高电压参考信号，GND为DAC的低电压参考信号，VCM也是DAC的参考信号（数值上为VREF/2) ，后面会介绍为什么需要它。VX为DAC的输出信号。

第三个模块为比较器电路（右上角的那个）。这个模块功能为：当CKC上升沿到达时（CKC为比较器时钟，由SAR逻辑产生），把VX（DAC的输出信号）与VCM（一参考电压，与上一模块为同一信号）比较，并将比较结果送往SAR逻辑，供后续使用。

第四个模块即为SAR逻辑电路（右下角那个）。SAR逻辑处理比较器的结果，且根据比较器输出结果得到下一轮DAC的开关拨动方向，并且给出相应bit的量化值，最后比较器的时钟也是由这个模块给出。此模块基本上是SAR ADC的核心部分，也是着四个模块中相对比较绕的部分。下面进行每个引脚解释：SAMPLE为采样的CLK，CMP和CMPB为比较器输出，BIT_SEL<2:0>为精度配置选通开关（即输入111时，ADC是8bit的，输入110时，ADC是7bit的……),CKC为比较器时钟，CLK<7:0>为每一位电容控制开关的时钟，SW<7:0>为每一位电容控制开关的拨动方向，OUT<7:0>为ADC的量化输出结果。

三.各个模块介绍

1.采样时钟生成电路（SAMPLE_CLK_GEN):

这里我给了两个输入时钟，你也可以只给1个输入时钟，然后通过反相器+电容级联的形式，来延时得到另一个时钟。

可看出，这里输入两个CLK(以100M频率举例)，输出1个10%占空比的用来采样的CLK (仍然频率为100M) 。

2.CDAC电路

（1）采样开关

由于普通CMOS开关的导通电阻随输入电压变化而变化，如下图所示：

我们需要一个无论输入怎么变，导通电阻一直固定的采样开关，这就需要“自举”。主要原理就是通过控制采样开关的两端电容电压差恒定不变(固定为VDD）来固定导通电阻。自举开关结构如下图所示：

为分析自举开关原理，对上述电路图进行如下简化：

原理如下：当S1闭合、S2断开时，电路如图(b)所示，开关电路处于复位阶段，开关管的栅端接地，MOS管此时不导通，自举电容C的上下极板分别连到电源电压和地，则自举电容被充电到VDD并存储电荷;当S1断开、S2闭合时电路如图(c)所示，开关电路处于泵升阶段，开关管的源极与自举电容的下极板连接，栅极与上极板连接，则栅极电压会被自举电容泵升到(Vin+VDD)，此时开关管的VGS=VDD，与输入电压无关，于是可以得到恒定的导通电阻。

自举开关仿真如下图所示（注意在仿真采样开关时，一定一定一定要带负载电容）：

（2）电容阵列

这里采用CC.Liu的VCM单调拨动时序，由于使用的是上极板采样，采样时钟一到，即直接把采样到的信号送往比较器，与下极板采样相比，直接少了一次比较周期，因此MSB的电容值仅为64个单位电容（64C），总结下来：采用单端输入、上级板采样、VCM单调拨动时序这种思路的话，整体电容仅Ctot仅为128C即可实现8bit的量化功能，与差分输入下极板采样相比，总电容由512C缩减至128C，无论是面积还是功耗均减少很多，因此实现了200MS/s下，8bit的SAR ADC的功耗不到300uW。

关于单位电容容值选取考虑：

①从失配角度：需要对单位电容进行蒙特卡洛仿真，使其最大DNL、INL的3σ<1/2LSB

②从采样热噪声角度：使KT/Ctot的噪声小于量化噪声

③从建立时间角度：要使在0.5个Ts周期内建立到N位精度，即Ron*Ctot<0.5Ts/(N*ln2)

综合以上三个方面，选取出最小的单位电容。

补充电容蒙特卡洛仿真方法：

对单位电容进行ac仿真，流过电容的电流I=V/(1/sC)（s=jw=j2πf），我们令2πf=1，V=1，即频率点设置为0.159扫瞄电容两端电压，观察其输出电流，此时有I=jC，用计算器打出其虚部，即可获得电容的容值。

（3）电容驱动开关

电路图如下所示：

为理解此模块功能，首先进行port说明，包含6个输入，1个输出。VCM拨动时序需要用到三个参考电平，即这里的VIN1~VIN3，VIN1为ADC的VREF，VIN2为VCM（通常令其为VREF/2），VIN3为GND；SAMPLE为上面提到的那个10%占空比的采样时钟信号，CLK0_7为电容控制开关的时钟（这个信号相当于一个使能信号，哪个bit位的CLK被拉高，哪个驱动模块就开始工作，否则，驱动电路处于保持状态），SW为每一位电容控制开关的拨动方向，即控制开关是往VREF拨还是往GND拨。

例如，我们从MSB开始，首先，SAMPLE采样时钟到来，采样开关开始对输入进行采样，把采到的电平送往比较器，并与VCM进行比较以得到0 or 1信号，将比较器的输出结果送到SAR逻辑中，获得SW信号、CLK0_7信号（SAR逻辑需要让CDAC知道电容的下极板的参考电平什么时候开始拨，到底往哪拨）。

CDAC整体仿真如下图所示：

可以看出，当VX在VCM上方时候，则下一CLK来时，往低参考电压拨，VX下抬；当VX在VCM下方时，则下一CLK来时，往高参考电压拨，VX上抬。这也是后续SAR逻辑需要实现的功能。

3.比较器设计

比较器有静态比较器和动态比较器。静态比较器一般指开环状态下的运放（运放在开环状态下增益很高，可以快速的把差分输入放大到0或者VDD），不需要时钟信号，一上电就开始比较，意味着功耗将非常大，如果要用静态比较器实现上G级别的比较速度，仅一个比较器的功耗可能就有几百uW甚至mW量级，这在ADC里我们接受不了，所以采用了动态比较器，而动态比较器通过引入时钟信号，控制了比较器的工作相位，即在时钟信号的高电平期间来比较和输出，低电平期间复位。

常见的动态比较器有strong arm的、double tail的等。

strong arm结构采用cascode输入，增益高，等效输入噪声低，但占用较多的Vod，不适合低电源电压场景，而且此结构的输出端仅经过一次CGD电容就耦合到了输入端，因此其kickback noise更高。而double tail的结构人如其名，拥有两个尾电流，我们可以通过调节这两个尾管，来实现噪声与速度的相对平衡，此外，这个结构比较器的输出经过两次CGD才能耦合到输入端，因此doulble tail结构的回踢噪声要更低。考虑到我们ADC的电源电压为1V，且回踢噪声对ADC性能影响较大，最终我们采用双尾型动态比较器。

本文转自知乎，作者何明月，谢谢作者。如有侵权请联系删除。

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