台积电准备生产HBM4基础芯片：采用N12FFC+和N5制程技术

针对当前人工智能(AI)市场的需求，预计新一代HBM4存储将与当前的HBM产品有几项主要的变化，其中最重要的就是内存堆栈链接接口标准，将从原本就已经很宽的1024比特，进一步转向倍增到超宽的2048比特，这使得HBM4内存堆栈链接将不再像往常一样，芯片供应商将需要采用比现在更先进的封装方法，来容纳堆栈链接接口超宽的内存。

在日前举办的2024年欧洲技术研讨会上，台积电提供了有关接下来将为HBM4制造的基础芯片一些新细节。未来HBM4将使用逻辑制程来生产，由于台积电计划采用其N12和N5制程的改良版，借以完成这项任务。相较于存储供应商目前没有能力可以经济的生产如此先进的基础芯片，这一发展预计使得台积电借此也能在HBM4制造中占据有利地位。

据报道，针对第一波HBM4的生产，台积电准备使用两种制程技术，包括N12FFC+和N5。根据台积电设计与技术平台高级总监表示，正在与主要HBM存储合作伙伴(美光、三星、SK海力士)合作，在先进节点上达成HBM4的全堆栈集成。其中，在N12FFC+生产的基础芯片方面是具有成本效益的做法，而N5制程技术生产的基础芯片，则可以在HBM4的性能需求下，以更优异的功耗性能提供更多基础芯片。

报道指出，台积电认为，他们的N12FFC+制程非常适合实现HBM4性能，使存储供应商能够建构12层堆栈 (48GB) 和16层堆栈 (64GB)，每堆栈带宽超过2TB/s。另外，台积电也正在针对HBM4通过CoWoS-L和CoWoS-R先进封装进行优化，达到HBM4的接口超过2000个互连，以达到信号完整性。

另外，N12FFC+技术生产的HBM4基础芯片，将有助于使用台积电的CoWoS-L或CoWoS-R先进封装技术构建系统级封装 (SiP)，该技术可提供高达8倍标线尺寸的中介层，空间足够容纳多达12个HBM4内存堆栈。根据台积电的数据，目前HBM4可以在14mA电流下达到6GT/s的数据传输速率。

至于在N5制程方面，存储制造商也可以选择采用台积电的N5制程来生产HBM4基础芯片。N5制程建构的基础芯片将封装更多的逻辑，消耗更少的功耗，并提供更高的性能。其最重要的好处是这种先进的制程技术可以达到非常小的互连间距，约6~9微米。这将使得N5基础芯片与直接键合结合使用，进而使HBM4能够在逻辑芯片顶部进行3D堆栈。直接键合可以达到更高的内存性能，这对于总是寻求更大内存带宽的AI和高性能计算(HPC)芯片来说预计将是一个巨大的提升。