2024 Symposium on VLSI Technology and Circuits即将于6月16-20日在美国夏威夷开幕。会议汇集了世界各地行业和学术界的工程师和科学家，讨论超大规模集成电路制造和设计中的挑战。VLSI2024基于DX（数字变换）和生成AI（人工智能）的高涨增加了半导体的重要性，提出“用效率和智能架起数字和物理世界”的主题。
根据会议安排，6月20日，美国商务部Chips R&D的Greg Yeric将发表题为《CHIPS法案及其对全球半导体生态系统的影响》的演讲。
一、VLSI 2024接收论文情况
VLSI 2024接收常规论文投稿897篇，包括中国大陆237篇，韩国187篇，美洲167篇，欧洲106篇，中国台湾103篇，日本42篇，新加坡39篇，印度9篇，其他国家合计7篇；创下VLSI举办以来的论文投稿接收数量的纪录。
具体来看，VLSI技术会议接收论文355篇，其中学术界250篇，工业界105篇；以投稿区域来看，中国大陆89篇，韩国70篇，日本20篇。
VLSI电路会议接收论文542篇，其中学术界占比82%，而工业界从10年前的30%首次下滑至20%以下，仅仅18%；以投稿区域来看，中国大陆投稿148篇（中国内地投稿135篇，港澳投稿13篇）；韩国投117篇；日本投稿22篇。从领域投稿数量来看，几乎所有领域的投稿数都增加了，其中包括AI技术在内的处理器领域最多为151件。
在论文截稿日期后，大会还收到了18篇Late News，VLSI技术组有11篇，VLSI电路组有7篇。
二、VLSI 2024录用论文情况
VLSI技术组录用常规论文94篇，录用率26.5%；VLSI电路组录用常规论文138篇，录用率25.5%。VLSI 2024共录用常规论文232篇，整体通过率为25.86%。本次会议VLSI技术组录用Late News论文1篇，来自SK海力士；VLSI电路组录用Late News论文1篇，来自东京工业大学。本次会议共录用234篇，有1篇取消，实际233篇。
VLSI技术组录用常规论文94篇，从区域来看，韩国24篇，中国大陆22篇，欧洲14篇，台湾和日本各10篇，新加坡5篇。
VLSI电路会议录用常规论文138篇，包括中国大陆录用28篇（中国内地录用26篇；港澳录用2篇）；韩国录用30篇；日本录用7篇。
VLSI技术和电路会议录用论文从区域来看，韩国录用53篇，排名第一；美国51篇排名第二；中国大陆（包括内地、香港、澳门）共录用36篇，排名第三；中国台湾妙用6篇，排名第四；日本录用18篇排名第五；比利时录用15篇，新加坡录用8篇，法国录用6篇，荷兰和瑞士各录用5篇，意大利录用4篇，英国录用2篇，奥地利、爱尔兰、加拿大各录用1篇。
录用率方面，日本为41.9%，高居第一；美国31.7%，排名第二；韩国为28.3%，排名第三。
同时大会邀请了12篇论文，分别是佐治亚理工3篇，台积电2篇，三星、SK海力、三菱、联发科、旺宏、AMD、新思(Synopsys)各1篇。
根据对第一作者所在单位的统计（不包括特邀报告），三星以录用23篇居首，韩国KAIST以录用17篇排名第二，imec以录用15篇居第三，英特尔以录用12篇排名第四，台湾阳明交通大学以录用11篇排名第五。
从产业界来看，根据对第一作者所在单位的统计，共有23家公司79篇，前五名是韩国三星23篇，英特尔12篇，台积电9篇，Marvell有5篇，SK海力士4篇。
从高校来看，根据对第一作者所在单位的统计，共有47所高校130篇，韩国KAIST以17篇排名第一，台湾阳明交通大学以11篇排名第二，新加坡国立大学和清华大学以8篇并列第三，斯坦福大学以6篇排名第五。
从研究机构来看，根据对第一作者所在单位的统计，共有5家机构24篇，imec以15篇居第一；中科院微电子所4篇排名第二；法国CEA Leti有3篇，Ayar Labs和台湾ITRI各有1篇。
三、VLSI 2024中国论文入选情况
中国（包括内地、香港、澳门、台湾）共录用62篇，其中中国内地33篇，中国香港2篇，中国澳门1篇，中国台湾26篇。
中国（包括内地、香港、澳门、台湾）整体论文接收率为18.2%；中国大陆15.2%，较去年的13.8%提升了1.4个百分占；中国台湾25.2%。
中国内地33篇中，除1篇来自工业界的万高科技，其他32篇来自学术界：
北京大学3篇，2篇来自黄如院士大团队，1篇来自盖伟新教授课题组；
电子科技大学1篇来自周军教授团队；
复旦大学5篇，2篇来自刘明院士团队，2篇来自徐佳伟教授团队，1篇来自徐鸿源教授团队；
广东工业大学1篇来自郭春炳教授团队；
华东师范大学1篇来自成岩教授团队；
南方科技大学3篇，2篇来自潘权教授团队，1篇来自龙林扬教授团队；
南京大学1篇来自邱浩教授团队；
清华大学8篇，4篇来自尹首一教授-胡杨教授团队；2篇来自钱鹤教授-吴华强教授团队；1篇来自刘勇攀教授团队；1篇来自池何勇教授团队；
深圳大学1篇来自赵晓锦教授团队；
西安电子科技大学2篇，1篇来自郝跃院士团队张进成教授课题组，1篇来自朱樟明教授团队；
浙江大学1篇来自赵博教授团队；
中国科技大学1篇来自石媛媛教授课题组；
中国科学院微电子所4篇，有3篇来自刘明院士团队，1篇来自李博研究员课题组；
澳门大学1篇来自麦沛然教授团队；
香港科技大学2篇，1篇来自俞捷教授团队，1篇来自黄智强教授团队。
2024年有四家机构首次入选论文，分别是广东工业大学、万高科技、深圳大学、南京大学。
中国台湾26篇中，台湾阳明交通大学有11篇，台积电有7篇，台湾大学3篇，台湾清华大学和旺宏各有2篇，台湾ITRI各1篇。另外中国台湾有4篇特邀报告，分别是台积电2篇，联发科和旺宏各1篇。
四、VLSI2024看点
1、先进CMOS技术
1.1英特尔发布Intel 3晶体管技术
T1-1An Intel 3 Advanced FinFETPlatform Technology for High Performance Computing and SOC Product Applications
英特尔将推出优化FinFET工艺平台Intel3，与Intel4相比面积缩小10%，同时通过晶体管性能改善、布线工艺优化、设计制造协调优化，实现15%的性能提高和可靠性改善。
1.2三星发布三维叠层晶体管技术
T1-2Highly Manufacturable Self-Aligned Direct Backside Contact (SA-DBC) and Backside Gate Contact (BGC) for 3-Dimensional Stacked FET at 48nm Gate Pitch
三星电子将推出具有自对准直接背面触点和背面栅极触点的三维层叠晶体管。该技术实现了栅极间距48nm，成功确立了完全的三维叠层制造流程的N/P晶体管的阈值电压调整、垂直公共触点的N/P连接等三维叠层晶体管所需的技术，据此可以进行1nm以下的缩放。
1.3 台积电/台湾阳明交通大学发布MoS2沟道材料晶体管定标技术
T1.4On the Extreme Scaling of Transistors with Monolayer MoS2Channel
台积电和台湾阳明交通大学宣布，在有希望进行缩放的2D过渡金属二硫族化合物（TMD）材料中，已经证明了沟道长度和接触长度的缩放。在将接触电阻抑制到接触长度11nm的同时，确认了沟道长度的缩放可以将ION增加到至少12nm，此外，在沟道长度19nm、具有Sb基金属接触的MoS2晶体管中，确认了1130mA/mm（VDS=1V）的电流密度和190Ω·mm的低接触电阻作为电特性。
1.4 IBM/三星共同发表面向2nm纳米片晶体管的背面电源供给技术
TFS2-3Backside Power Distribution for Nanosheet Technologies Beyond 2nm
IBM和研究合作伙伴Samsung发表了研究将背面电源供给网络技术应用于纳米片晶体管的各种方法的结果。在深挖通孔方式中，除了移动表面通孔背面电源线方式以外，对单元电平的微细化没有优点，通孔电阻可以成为瓶颈，另一方面，直接背面接触方式确认了实现最佳的微细化，结果，通过将对背面接触形成时的对准偏差具有耐性的新的自匹配背面接触方式应用于纳米片晶体管，证明了良好的器件特性和可靠性。
2、先进存储
2.1美光发布3D NAND的创新工艺流程
T1-3A Confined Store Nitride 3D-NAND Cell with WL Airgap for Cell-to-Cell Interference Reduction and Improved Program Performances
美光报告了3D NAND的创新工艺流程，通过电荷阱层的切断，实现相邻单元间干扰的改善，以及横向扩散引起的电荷损失抑制。据此，除了可以进一步进行叠层膜厚的缩放（薄膜化）。
2.2 SK海力士发布以16nm半间距集成的CXL大容量存储技术
T1.5 First Demonstration of Fully Integrated 16nm Half-Pitch Selector Only Memory (SOM) for Emerging CXL Memory
SK海力士报告了仅选择器存储器（SOM）的开关特性的机理。通过将该机制结合到TCAD模拟中，基于核心电路设计和写入/读取方案的先进材料工艺开发成为可能，成功开发了面向Compute Express Link（CXL）存储器的16nm半间距SOM。另外，假设实现了750mV的读取窗口余量和产品级的Raw Bit Error Rate（RBER:通过校正电路进行纠错前的非法比特数），并且在200ppm的RBER的条件下，还确认了读取干扰、高温保留特性（>10年@125℃）这样的可靠性。
2.3 索尼发布使用HZO材料的非易失性SRAM
T2-1 HZO-based Nonvolatile SRAM Array with 100％ Bit Recall Yield and Sufficient Retention Time at 85°C
索尼半导体与弗拉恩霍弗研究机构和德国NaMLab共同试制了一种16k位规模的非易失性SRAM阵列，该阵列使用含有10nm或更小厚度的HfZrOx（HZO）的金属/铁电/金属电容器。该铁电电容器的制造工艺与过去报道的FeRAM相同，在同一芯片上形成非易失性SRAM和FeRAM。通过使用鲁棒的数据恢复序列，完全执行了一系列的非易失性数据保存、供给电源的切断、数据恢复动作，在测量温度85℃下，即使在电源切断200秒后也实现了100%的比特召回动作。这一结果表明，使用HZO材料的非易失性SRAM和FeRAM的混合存储系统可以降低边缘计算的功耗。
