ZeBuEP2+HAPS100，称霸硬件加速与原型验证

从大型单片SoC到复杂的Multi-Die系统，当前芯片设计领域面临着前所未有的挑战。随着芯片中的晶体管数量达到数十亿级别，开发者若想找出软件与硬件缺陷及故障的根本原因，所需的测试容量急剧增加。此外，产品的市场推广时间压力不断加大，这使得速度和容量成为了验证系统的两大关键要求。

为满足对更大容量和更快速度的需求，新思科技整合硬件加速和原型验证系统，推出了ZeBu® EP系列的最新产品。新思科技ZeBu EP2为人工智能工作负载提供超快的硬件加速平台，是软件/硬件验证和功耗/性能分析的理想之选。ZeBu EP2还提供原型验证功能，与基于FPGA的新思科技HAPS-100 12原型验证系统共用一个通用硬件平台，由此进一步扩展了广泛的硬件辅助验证（HAV）产品组合，帮助开发者降低设计风险，并确保复杂设计能够按预期运行。

在本文中，我们将进一步讨论ZeBu EP2和HAPS-100 12 FPGA的关键用例，并介绍这些产品将如何帮助开发者成功设计兼具出色灵活性、可扩展性和高效率的芯片。

ZeBu EP2的关键用例

随着电子产品逐渐朝向智能化发展，软件在底层设计中的作用日益增强。在软件定义的系统中，硬件与软件必须协同设计，以保证整体性能的最优化。开发者通常先从需要支持的软件工作负载出发，进而构建满足软件和系统需求的芯片。这种方法确保了硬件设计能够精准地适应软件功能，从而提高系统的整体效率和性能。

ZeBu EP2在同一个HAV平台上整合了硬件加速和原型验证，帮助设计团队摆脱了HAV产品二选一的约束。传统上，硬件验证团队依靠硬件加速器来快速完成SoC设计验证，而软件开发团队则寻求原型验证解决方案来进一步提高性能。借助ZeBu EP系列，这两个团队能够根据项目需求来决定如何及何时在硬件加速与原型验证之间迁移容量，而不必提前估算资源。

我们新发布的ZeBu EP2平台支持所有验证用例，就比如关键的软件/硬件验证。以人工智能SoC为例：此类架构具备专用编译器，开发者必须确保软件堆栈能正常工作。一旦硬件做出调整，用于将人工智能模型映射到硬件的编译器也必须随之改变。此外，必须验证关键接口能否在外部环境正常工作。此时，便可采用基于硬件加速器的软件/硬件验证。硬件加速器通过模拟硬件的行为，提供了逼真的测试环境，以便在不使用物理器件的前提下评估软件将如何与硬件交互。通过尽早测试软件代码，开发者可以提前开始检测和解决代码中的错误。添加速度适配器后，硬件加速器能够以近实时的速度运行，从而更深入地了解系统在最终目标系统环境中的实际行为。

我们的硬件加速器能够大显身手的另一个关键用例是功耗/性能分析。回到人工智能SoC的例子，通过硬件加速对芯片的专用编译器进行优化后，开发者便可以改进器件的功耗与性能。由于硬件加速支持在接近真实的工作条件下对系统进行测试，开发者可以了解不同的工作负载和使用场景对功耗与性能的影响，并相应地优化设计。与上一个用例一样，开发者也可以提前开始检测和解决存在的问题。

HAPS-100 12 FPGA的关键用例

HAPS-100 12 FPGA原型验证平台是HAPS系列中容量和密度超高的一款系统，兼具固定互连和灵活互连特性，且采用了机架友好型设计。在对Multi-Die系统和大型SoC等需要许多FPGA的大型设计进行原型验证时，这款快速执行平台尤其有用。与上一代产品HAPS-100 4 FPGA平台一样，HAPS-100 12 FPGA平台也能够达到很高的调试效率，并支持分布式验证团队的多设计、多用户部署。

对于大型设计而言，构建大型原型系统的成本高昂，而且随着模型不断变大，模型构建时间逐渐难以预测，并且需要大量的算力资源。模块化HAV流程可提供更高效、更实际的替代方案。通过在HAPS-100-12 FPGA平台上使用模块化HAV流程，验证开发者可以先为单个裸片构建和优化原型模型，然后配置该模型以用于单裸片或多裸片硬件，而无需执行多个项目。

人工智能芯片设计验证的捷径

万物智能（Pervasive Intelligence）时代已来，智能技术无处不在，芯片设计愈加复杂，开发者也发现了一些巧妙的办法来满足带宽和性能需求，进一步发挥摩尔定律的价值。在这样的背景下，无论是设计大型人工智能SoC还是Multi-Die系统，ZeBu EP2和HAPS-100 12 FPGA平台等HAV解决方案都能提供所需的速度、容量与灵活性能。有了这样的选择，开发团队就可以摆脱硬件的限制，仅根据项目需求来决定管理验证资源的方式。