系统级封装技术综述

半导体工艺与设备 2024-05-06 11:14

【北京12.5号】无线前沿新技术与测试技术峰会 精密双向电流感应放大器设计方案

刘林，郑学仁，李斌

（华南理工大学应用物理系专用集成电路研究设计中心）

摘要：

介绍了系统级封装SiP 如何将多块集成电路芯片和其他的分立元件集成在同一个封装内，有效解决了传统封装面临的带宽、互连延迟、功耗和集成度方面的难题。同时将 SiP 与系统级芯片 SoC 相比较，指出各自的特点和发展趋势。

1 引言

传统的电子系统被划分为三个层次：I C 集成、封装集成和板级结构。集成电路已经进入系统集成的时代，SoC 将是今后的主流技术。大规模集成电路在提高集成度的同时降低了互连延迟，使限制系统性能的瓶颈从芯片级转移到封装级。解决封装瓶颈问题的有效途径是以系统的观点来优化整个电子系统，在芯片的设计阶段就把封装因素考虑在内。因此，以全新的观念研究系统级封装问题，十分重要。

本文论述的系统级封装 SiP（system in package）即是以此思想为基础发展起来的高集成度、低成本以及高性能的封装技术。

2 SiP及其性能描述

封装技术大致每十年更新一代，从第一代插孔元件、第二代表面贴装、第三代面积阵列到当今第四代芯片封装，封装承包商和芯片制造商紧密合作，研究和开发了若干种先进的封装和测试技术以满足不同领域的需求。这些不断涌现的封装新技术为SiP的实现奠定了坚实的基础 [1] 。SiP是指在同一个小型基板上，采用微互联技术将不同工艺技术制造成若干裸芯片和微型无源元件，形成高性能的具有系统功能的微型组件，它具有一系列的性能特点：

(1)可以灵活而又及时地对个别芯片或器件进行升级换代，因此缩短 IC 的设计周期，降低设计费用，减少芯片测试时间。

(2) 采用了先进的衬底制备技术，可以迅速采用类似于片内总线新的总线标准，充分利用SiP提供的高速、低噪音互连线技术。

(3) 系统总线传输数据的带宽与时钟频率 f、数据宽度W 成正比。与板级连线相比SiP封装内裸片间的互连引线长度更短，这有效减小了系统的互连线延迟和串扰、降低了容抗，使器件能够工作在更高的工作频率，从而有效提高了带宽。裸片间较短的互连还会带来一些潜在的好处：裸片的 IO 输出不必采用强驱动设计，使用小功率的IO缓冲器就可保证裸片间传输信号的完整性，因此可以采用更低的工作电压，从而进一步减小了器件的功耗。此外也可以减少为屏蔽高速信号管脚引起的寄生电容和寄生电感而引入的电源和接地引脚，减少了和 P C B 间的 I O 管脚数量。

(4) SiP 可以作为一块标准单元用于 PCB 组装，也可以是最终的电子产品，如可移动快闪存储卡。和传统的芯片封装不同，SiP不仅可以处理数字系统，还可以应用于光通讯、传感器以及微机械 MEMS 等领域。在未来十年内采用 SiP 封装的电子组件、子系统或系统在计算机、自动化、通讯业等领域将得到广泛的应用。

2.1 系统集成方案：SiP 与 SoC 比较

随着芯片规模的不断扩大，可以将一个完整的电子系统集成在一块芯片中，即系统级芯片SoC。SoC 有高性能、低功耗、体积小等诸多优点，是下一代集成电路发展的主要方向。但目前在实际应用中SoC还面临着很多限制因素，包括现阶段 IP 资源还不够丰富、研发成本高及设计周期长、生产工艺复杂、成品率不高等。此外在 SoC中采用混合半导体技术（如 GaAs 和 SiGe）也存在问题。

SiP将多个IC和无源元件封装在高性能基板上形成一个系统，它可方便兼容不同制造技术的芯片，例如计算逻辑可用传统 C M O S 硅芯片，R F 、大功率电路可用 SiC、SiGe、GeAs 芯片，从而使封装由单芯片级进入系统集成级。SiP占用的面积比分立封装占用的 PCB 面积要小得多，而成本和单个的分立封装相似。在测试成本上，SoC 器件需要在设计的时候加入 DFT 设计，增加了测试费用和设计时间。SiP 是采用传统的IC 测试流程，只需加入对封装内总线的 JTAG 测试，这是 PCB 板的普通要求。表 1 比较了 SoC、SiP 和 PCB 的性能、成本因素。

实际上SiP和SoC并不是相互对立的技术，它们提供了不同级别电子系统的解决方案，适应目标市场的选择，SoC 应用于相对高端市场，SiP 以其很高的性价比应用于中端市场，在可预计的将来 SoC 和 SiP 可相互补充，并将长期共存。

2.2 SiP 和MCM谁会是下一代封装方案 [2]

MCM 将多个裸片固定在一个基板上相互连接在一起，一个典型的 MCM 封装可能含有十几个裸片。M C M 主要的缺点是成本问题，这导致 M C M主要应用于军事、航天或高性能的电子产品这类不太计较价格因素的领域。与 MCM相比 SiP 技术显得更成熟，它并不是简单地将裸片组装成一个多芯片模组，而是在早期的功能设计阶段就仔细地进行功能划分，以决定分别由什么样的芯片来实现这些功能。SiP 中的芯片是 ASIC 或芯片化的IP，是针对某个系统级封装进行过优化的多个零部件的集成系统。同时SiP采用成熟的高密度互连技术如BGA或FC，而且在封装中高效地实现了无源器件如高 Q 值电感和旁路电容的功能。SiP 提高性能的同时降低成本，搭起了一座通向应用的桥梁。所有这些都表明是SiP代表着封装技术的未来发展趋势，而非 M C M 。

2.3 SiP封装片间总线性能 [3]

SiP 可以提供低功耗和低噪声的系统级连接，在较高的频率下工作可以获得较宽的带宽。如Al-pine 公司的微印刷板衬底技术（如图 1 所示），利用现有的半导体技术制备衬底，可以得到非常精细的线宽和准确的穿孔位置。在低k值的介质上采用铜互连线可提供非常丰富的连接线资源，而且靠得很近的芯片减小了片间总线长度及电容，其电源线分布网络接在器件上的寄生电感也较小，这些都为封装内采用新的总线标准提供了基础。

在 PCB 板上的系统总线大多采用多路复用技术，以减少 IO 数目。但是多路复用将增加信号传输延迟，并且总线频繁的信号转换也增加了系统的功耗。在 SiP 内部芯片间采用的是非复用总线，使输入和输出路径分开，有效避免了竞争和冒险。这种总线标准在芯片内早已采用，但是在芯片外部却很少应用。

SiP新的微基板技术可以使用丰富的连接线资源，芯片间的 IO 驱动单元也不同于芯片内部和 PCB 板，如图 2 所示。在单芯片模式下，信号经过驱动单元输出到 PCB 板上，在多芯片模式下信号直接输出到SiP的内部总线上。可见这种可编程的 IO 驱动模块的电压和电流是可以调整的，有利于降低功耗。更进一步，如果 SiP的布线能够和芯片同步进行，优化的效果最大，甚至使片间总线的电压和芯片内的电压接近，就可以减少时钟线延迟。SiP基板的高性能互连线保证了低驱动传输信号的完整性，同时也有利于新的高速总线标准的制定。

SiP的片间总线性能的好坏已经成为提高系统内部总线带宽的关键。扩展片间连线的信号位数，提高工作频率，SiP 可以获得与 SoC 相似的总线带宽。同时在片间也可以采用现有成熟的系统总线标准作为折衷方案，使 IC 芯片不经过大的改动就可以应用。故应在采用SiP技术的同时就设计出合适的片内总线和片间总线，以获得最高的效益。

Alpine 公司的 SiP 可以将片间的延迟减小到50ps/mm，这和片内连线的 RC 延迟已相差不多。因此对于现在出现的一些新技术，如时钟延迟时间的借用，全局异步/局部同步和self-timed等技术、过去只能在芯片内部使用，现在都可以成功地在 SiP 中被采用。

3 SiP封装的实现技术[4]

SiP在对系统进行功能分析和划分后，选择合适的工艺技术，力求以最佳方式和最低成本达到系统的设计性能。值得注意的是对 SiP 来说，先进封装技术如 BGA 和 FC 提供的内部互连和管脚位置灵活性也方便了 IC 设计者，封装的设计成为IC流程的一个组成部分，芯片/封装联合设计的方法取代了传统的芯片＋封装＋组装的生产流程。

图2是Amkor 公司的SuperFCTMSiP封装示意图，该封装将一个倒装的高速 ASIC 处理芯片和一些存储芯片以及其他的无源元件封装在同一块高密度基片上，用于网络路由器等设备。其信号集中在高密度多层基板的第一、二层，信号的完整性可以得到保证。同时该封装也节约了 PCB 上的空间，有利于在 P C B 上加入更多功能单元。

作为一种全新的封装形式，实现SiP有三种主要方式：第一种是无源元件与有源 IC 的集成，即微组件技术；第二种是 3D 封装技术；第三种是晶圆级封装（W L P ）[ 5 ] 。

3.1 微组件技术 [6]

在一定的技术水平下，当芯片的引脚数达到饱和时，就必须增加芯片的封装尺寸以满足更多的引线要求，这和芯片小型化的要求相矛盾。解决方法之一是将系统按一定的优先级，如内连线密度、热耗散和信号完整性等划分为几个模块，每个模块可充分利用其周边区域作为输入输出，模块间通过金属引线互连，即微组件技术。微组件技术典型的应用包括微控制器、D S P 与SDRAM 、F L A S H ，R F 领域和网络路由器等。经过划分后，剩余部分的引线数目将大大减少，采用相对廉价的基板就可以实现整个电子系统。出于成本考虑，这种方法不能组装太多的器件，典型的尺寸应在 1 英寸以内，最多包含五个有源组件。对用户而言微组件应该是透明的，不管其内部集成多少组件，用户都可以像分立器件那样使用它。微组件形式 SiP 的特点适合内嵌无源元件，包括标准电感。当频率超过 2 G H z 时，组件的几何公差、一致性和重复性决定了器件品质因素。设计者能够利用四个参数：直径 D 、导线宽度 W 、导线间距S和匝数N很好地控制内嵌式的螺旋状电感几何尺寸和特性，保证了性能和几何参数间的一致性，从而得到高Q 值的组件。

3.2 3D封装 [7]

3 D 封装，是在垂直于芯片表面的方向上堆叠、互连两块以上裸片的封装，其空间占用小、电性能稳定，是一种高级的 SiP 封装技术。3D 封装可以采用混合互连技术，以适应不同器件间的互连。如裸片与裸片、裸片与微基板、裸片与无源元件间可根据需要采用倒装、引线键合等互连技术。

传统的芯片封装中每个裸片都需要与之相应的高密度互连基板，基板成本占整个封装器件产品制造成本的比例是很高的。以 B G A 为例，占40%～50%。而 Flip Chip 用基板更高，达到70%～80% [8] 。3D 封装内的多个裸片仅需要一个基板，同时由于裸片间大量的互连是在封装内进行，互连线的长度大大减小，提高了器件的电性能。3D 封装还可以通过共用IO 端口减小封装的引脚数，如广泛应用于便携式电信产品中堆叠了FLASH 和 SRAM 的 3D 封装器件，有 50% 以上的 IO是可共用的。Amkor公司采用堆叠 3 裸片的 3D 封装比采用单芯片封装节约了30％的成本。

3.3 晶圆级封装（W L P ）

WLP 可以有效提高封装集成度，通常采用倒装(FC)互连技术，是芯片尺寸封装 CSP 中空间占用最小的一种。传统封装是以划片后的单个芯片为加工目标，而 WLP 的处理对象为晶圆，直接在晶圆上进行封装和测试，随后切割成一颗颗已经封装好的的IC ，然后在 IC 上生长金属凸点，用FC 技术粘贴到基板或玻璃基底上，最后再装配到PCB上。图3以Alpine Microsystem公司采用3µm铜布线和低 k 介电质（ε r =2.65）技术的微载体和微基板 WLP 流程示意图，有效降低了互连线的单位电阻和电容（甚至比0.5µm 的 VLSI 芯片内的互连要低），因此可以达到较高的性能。

WLP 封装的全部制作过程都在晶圆生产厂内完成，使芯片的封装和测试融合在晶圆生产流程中。从这里我们可以看到一种有趣的现象：在成本最小化的驱动下，IC 产业的垂直分工体系有可能趋于合并，由同一个厂商进行芯片的生产和封装、测试（如 W L P ），进而优化生产成本、共享营销网络和其他资源，减少工艺流程（特别是相近的工艺流程）。IC生产流程的整合和继续细分这两种相反的趋势同时存在，最终将取决于整个生产系统的成本因素。

4 结论

SiP封装为设计人员提供了一种应用广泛而经济的封装方案，可以嵌装不同工艺制作的 IC，可以内嵌集成无源器件，甚至光学器件和微机械MEMS，提供紧凑而性能优异的功能模块给用户。基于系统化的设计思想的 SiP 符合未来发展的方向，具有广阔的应用市场。

由于SiP是一种新兴的技术，相应的设计软件对它的支持还不够。但随着关键技术的解决和在便携式器件如手机、PDA 中的广泛应用，SiP 封装在未来十年内预计将有快速的增长。

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