如果各位有好的题库，也可以留言，私信提供，后续一起编排进来，方便硬件工程师刷题用。
1、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）
2、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）
卡诺图写出逻辑表达使。
3、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。
卡诺图化简：一般是四输入，记住00 01 11 10顺序， 0 1 3 24 5 7 612 13 15 148 9 11 10
4、please show the CMOS inverter schmatic, layout and its cross section with P-well process. Plot its transfer curve (Vout-Vin) And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve?
5、To design a CMOS invertor with balance rise and fall time,please define the ration of channel widthof PMOS and NMOS and explain?
6、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）
和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等
7、用mos管搭出一个二输入与非门。
please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。
8、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试）
9、画出CMOS的图，画出tow-to-one mux gate。
10、用一个二选一mux和一个inv实现异或。
input a,b;output c;
assign c=a?(~b):(b);
11、画出Y=A*B+C的cmos电路图。
12、用逻辑们和cmos电路实现ab+cd。
13、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。
以上均为画COMS电路图，实现一给定的逻辑表达式，。
14、利用4选1实现F(x,y,z)=xz+yz'。（未知）
x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相，0，
给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现
（实际上就是化 化成最小项之和的形式后根据~(~(A*B)*(~（C*D）))=AB+CD
15、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试）
思路：得出逻辑表达式，然后根据输入计算输出
16、为了实现逻辑（AXORB）OR（CANDD），请选用以下逻辑中的一种，并说明为什么？
1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR答案：NAND（未知）
17、用与非门等设计全加法器。（华为）
18、给出两个门电路让你分析异同。（华为）
19、用简单电路实现，当A为输入时，输出B波形为
写逻辑表达式，然后化简
20、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知） 写逻辑表达式，然后化简
21、用波形表示D触发器的功能。
用D触发器实现2倍分频的Verilog描述？
module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;
always @ ( posedge clk or posedge reset)if ( reset)out <= 0;else
out <= in;assign in = ~out;assign clk_o = out;endmodule
22、用传输门和倒向器搭一个边沿触发器。
23、用逻辑们画出D触发器。
画出DFF的结构图,用verilog实现之。
24、画出一种CMOS的D锁存器的电路图和版图。（未知）
25、D触发器和D锁存器的区别。
写异步D触发器的verilog module。
module dff8(clk , reset, d, q);input clk;input reset;input [7:0] d;output [7:0] q;reg [7:0] q;
always @ (posedge clk or posedge reset)if(reset)q <= 0;else
q <= d;endmodule
26、简述latch和filp-flop的异同。（未知）
LATCH和DFF的概念和区别。（未知）
27、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
28、怎样用D触发器、与或非门组成二分频电路？（东信笔试）
直接D触发器Q反相输出接到数据输入
用D触发器做个4进制的计数。（华为）
29、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？ 4
30、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage.
31、实现N位Johnson Counter,N=5。
用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？
32、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）
可编程逻辑器件在现代电子设计中越来越重要，请问
a)你所知道的可编程逻辑器 件有哪些？
b)试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
PAL，GAL，PLD，CPLD，FPGA。
33、BLOCKING NONBLOCKING赋值的区别。
非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中
阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中
34、芯片的大概设计流程梳理：
需求分析： 在设计任何芯片之前，首先需要明确产品的需求。这包括性能规格、功耗要求、成本目标等。与客户和团队一起定义清晰的目标和约束条件。
架构设计： 在这个阶段，设计团队制定芯片的高层次结构，包括主要的功能块、数据通路、控制路径等。架构设计通常是一个迭代的过程，需要在不同层次上进行分析和优化。
功能设计： 在确定了芯片的整体结构后，设计团队开始详细设计每个功能块。这包括电路设计、逻辑设计、时序设计等。功能设计通常涉及使用硬件描述语言（如Verilog或VHDL）进行描述。
验证： 在设计完成后，进行验证以确保设计满足规格要求。这包括功能仿真、时序仿真、形式验证等。验证是确保设计正确性的关键步骤。
综合与优化： 设计团队将功能级别的设计综合为门级电路，并进行逻辑综合、时序优化等操作。这有助于满足性能、功耗和面积（Power, Performance, Area，PPA）的要求。
物理设计： 在综合之后，进行物理设计，包括布局设计和布线。布局设计考虑电路元件的实际位置，而布线则决定了信号的路径。这个阶段也包括时序和功耗优化。
验证与模拟： 在物理设计完成后，进行模拟和验证，确保电路在物理实现中的性能与预期一致。这包括时序分析、功耗分析、电磁兼容性分析等。
制造准备： 为了进行实际的生产，需要准备制造文档，包括掩膜、测试程序、封装设计等。这也可能包括与制造商的合作，以确保设计可以顺利投入生产。
生产与测试： 将设计提交给芯片制造厂进行生产。生产完成后，对芯片进行测试，确保每个芯片都符合规格。
发布与维护： 完成测试后，芯片可以发布市场。之后可能需要进行一些维护工作，例如发布补丁、改进设计等。
