----追光逐电 光赢未来----
王方成 刘强 李金辉 叶振文 黄明起 张国平 孙蓉
(中国科学院深圳先进技术研究院 深圳先进电子材料国际创新研究院 深圳市化讯半导体材料有限公司)
摘要:
随着 5G、人工智能和物联网等新基建的逐步完善,单纯依靠缩小工艺尺寸来提升芯片功能和性能的方法已经难以适应未来集成电路产业发展的需求。为满足集成电路的多功能化及产品的多元化,通过晶圆级封装技术克服摩尔定律物理扩展的局限性日趋重要。目前,在晶圆级封装正朝着大尺寸、三维堆叠和轻薄化方向发展的背景下,临时键合与解键合 ( TBDB ) 工艺应运而生。针对晶圆级封装领域可商用的 TBDB 技术,论述了不同 TBDB 工艺在晶圆级封装领域的研究进展及应用现状,明晰了不同 TBDB 技术所面临的挑战和机遇,提出了相应的解决方案,并展望了未来的研究方向。
1 引言
5G 通讯、人工智能、物联网和可穿戴设备市场进入爆发期,改变了制造和使用电子产品的方式 [1-3] 。进入 21 世纪后,摩尔定律发展趋缓,集成电路中晶体管的工艺节点(1~3 nm)已接近硅原子的物理极限(约0.5 nm)。集成电路按照尺寸微缩的技术路线遭遇了物理节点失效、经济学定律失效,以及性能、功耗、面积指标难以达标等各种困难,单纯依靠尺寸微缩的方法已经难以满足未来集成电路产业的发展需求,因此工业领域开始意识到实现三维集成产业化的重要性 [4] 。目前,晶圆级堆叠封装大多是利用硅通孔(TSV)技术将芯片打通,实现芯片之间和芯片内部的垂直互连。这种先进封装技术不仅能够极大地提高芯片的集成度,还可以使用不同的工艺进行异质集成以实现复杂的系统功能。可见,晶圆级堆叠封装技术已成为延续和拓展摩尔定律的重要解决方案 [5-7] 。
随着半导体晶圆制程对缩小特征尺寸和引入全尺寸三维集成需求的高涨,晶圆正朝着大尺寸、多芯片堆叠和超薄化方向发展,以实现高端芯片的高性能系统集成、多功能化和成本效益。晶圆减薄(低于100μm)主要是为了满足 TSV 制造和多片晶圆堆叠键合总厚度受限的需求。采用大尺寸晶圆能够有效提高芯片制造的效率和成本效益。然而,大尺寸薄化晶圆的柔性和易脆性使其很容易发生翘曲和破损。为了提高芯片制造的良率、加工精度和封装精度,亟需一种支撑系统来满足苛刻的背面制程工艺(如光刻、刻蚀、钝化、溅射、电镀、回流焊和划切工序等)。在此背景下,临时键合与解键合(TBDB)技术应运而生 [8-12] ,其主要包括机械剥离法 [9] 、湿化学浸泡法 [10] 、热滑移法 [11] 和激光解键合法 [12] 。
本文基于以上 4 种 TBDB 工艺,阐述了不同TBDB 工艺的适用场景及研究进展,同时探讨了不同TBDB技术在晶圆级封装领域的机遇、挑战及应用前景。
2 TBDB主要工艺技术、发展现状及存在问题
5G、人工智能和物联网等新基建的完善极大地推动了微型、超薄和高密度封装技术的发展。经典的扇出式封装最早是由英飞凌科技公司在 2006 年开发的,其也被称为嵌入式晶圆级球栅阵列。该技术可以将器件的更多功能整合到单芯片中,从而满足新兴电子器件可变形、便携式、质量轻、可穿戴等特性的发展需求。随后,台积电进一步开发了集成扇出(InFO)技术,该技术已成功应用于苹果 A10 处理器及后续产品中。针对不同的应用需求,这些年业界还开发并报道了许多不同类型的扇出封装 [13] 。三维集成被认为是降低微电子器件外形因素的影响、同时提高电气和热性能的关键因素之一,可满足下一代通信器件的无缝需求。实现真正的三维集成电路的关键因素之一是能够利用临时键合胶的临时键合载体支持系统来处理超薄晶圆。根据解键合方式的不同,TBDB 主要分为机械剥离、湿化学浸泡、热滑移和激光解键合 4 种方法,对于不同 TBDB 技术的总结如表 1 所示[14] ,这几种方法均有各自的优缺点。随着 TBDB 技术的不断进步,其将成为推动晶圆级先进封装技术不断发展的重要组成部分。
2.1 机械剥离法
对于不能承受高温和高热应力的器件晶圆,在室温下实现键合对的机械剥离是一种低成本的解决方案。机械剥离法的基本流程如图 1 所示。机械剥离法相对简单粗暴,将薄片插入载板与器件晶圆中间,通过向上的拉力和旋转的剪切力剥离载板。超薄器件晶圆采用该方法会因为过大的机械应力而出现较高的破片率。道康宁公司开发了一种耐腐蚀的硅基临时键合材料,用于机械解键合工艺 [15-16] 。由于键合对分离之后还需要大量清洗剂去除器件表面残胶,这会产生额外的成本。为了实现无溶剂分离,比利时微电子研究中心(IMEC)开发了一种可以从薄晶圆上直接揭除键合胶的纯机械剥离方法 [17-18] ,极大地减少了清洗剂的使用。此外,在机械剥离之前通常先将键合对转移到切割胶带上以降低薄晶圆破损的风险 [19] 。通过配套的专用机械解键合设备甚至能够实现 12 英寸极薄晶圆(厚度为 5.6 μm)的剥离。然而,这种专用机械解键合设备的高成本限制了其应用。
2.2 湿化学浸泡法
根据临时键合胶在特定溶剂中的溶解特性,可以通过溶剂浸没去除键合胶层,直接分离器件晶圆,这种方法被称为湿化学浸泡法。湿化学浸泡法的基本流程如图 2 所示,主要包括以下 3 个步骤:(1)通过临时键合胶将带有通孔的承载晶圆与器件晶圆进行键合;(2)对器件晶圆进行减薄、研磨、重布线层(RDL)和球化等半导体制程工艺;(3)将键合对放置在装有溶剂的容器内,放置一段时间后键合胶逐渐溶解,从而实现器件晶圆的剥离。值得注意的是,需在承载晶圆上制造分布均匀的群孔以加快键合胶的溶解,同时尽量避免因溶解不均匀而导致的机械应力集中。
临时键合材料的特性对于整个 TBDB 工艺都至关重要。相比于热塑性树脂,热固性树脂具有良好的热稳定性和化学稳定性。然而,这些热固性树脂通过固化反应发生分子间交联,会形成很难溶解和熔化的网状结构,这对于采用湿化学浸泡法是不利的。为了解决该问题,本研究团队通过甲基二胺与醛的缩聚合成了一种可逆热固性树脂(碱性)作为临时键合材料 [20] 。该热固性树脂在具有良好的热稳定性和化学稳定性的前提下,还可以在低 pH 值下解聚以回收单体。试验结果表明,在 1 mol/L 硫酸中浸泡 10 h 后即可实现键合对的自动分离。此外,ZHU 等人采用碳酸丙烯(PPC)和其他聚碳酸酯作为临时键合胶,也适用于湿化学解键合 [21] 。其试验结果表明,晶圆的键合对在丙酮和丙酮 +1,8-二氮杂二环[5.4.0]十一碳-7-烯的混合溶液中表现出良好的化学脱粘性能,并且在解键合后器件晶圆表面没有 PPC 残留。然而,由于受溶剂扩散速度的限制,湿化学浸泡法耗时很长。另外,在解键合过程中大量溶剂的消耗以及特制的多孔载板也会增加额外的成本。这些不足严重地阻碍了湿化学浸泡法的普及。
2.3 热滑移法
热塑性材料在溶剂清洗过程中易于从器件晶圆上去除,其被认为是最适合用于临时键合胶的材料,且对器件晶圆表面的结构损伤较小 [22] 。热滑移解键合的工艺流程如图 3 所示。热滑移法是将器件晶圆放置在真空吸附工作台上,采用可加热吸盘吸附载板,通过加热使键合胶材料软化,再施加剪切力使器件晶圆侧向滑移出载板。这种方法通常采用的临时键合材料的热稳定性较差,在晶圆级封装的高温制程中容易软化,会影响器件的加工精度和封装精度。此外,器件晶圆在滑移完成后很容易在设备平台上残留键合胶,影响后续的产品工艺。早在 20 世纪初,美国 Brewerscience 公司就开始研发适用于热滑移法的临时键合材料产品,其早期开发的 WaferBond HT-10.10 以及紫外激光解键合材料 WaferBond 305 与 WaferBond 701长期占据国内主要市场[23] ,但这些材料仍然存在着耐化学腐蚀和耐高温性能较差等问题。
为了解决上述问题,本研究团队开发了一种耐腐蚀的热塑性临时键合胶,能够满足不超过 220 ℃的高温处理工艺需求 [24] 。当温度大于 235 ℃时,采用热滑移法可以很容易地将器件晶圆从承载晶圆上剥离。通过旋涂法可以获得无空隙的厚粘合层,并在晶圆上实现良好的均匀性。该临时键合胶还具有低热膨胀系数(CTE)、良好的耐腐蚀性和粘结强度。此外,解键合之后器件晶圆表面残留的键合胶很容易被完全清除。值得一提的是,采用 PPC 作为临时键合胶的键合对,将其置于表面温度为 250~450 ℃的加热板上,用轻微的力即可实现剥离。因为经历的热处理时间最短,它对集成器件的影响很小。然而,快速解键合会导致在粘结界面上残留大量 PPC 聚合物,在解键合后需要额外的清洁过程。因此,在加热板上进行解键合需要较长的时间,只要 PPC 粘结层完全分解,就可以在无应力的情况下实现自动分离。解键合的时间随着解键合温度的升高而缩短 [21] 。
为了实现可靠的三维互连,理想的热滑移法不仅要求其使用的临时键合胶具备良好的热稳定性(300 ℃以上),还需要其能够在低温下实现解键合 [25] 。为此,本研究团队开发了一种基于热可逆的三维交联聚氨酯(3DPU) 临时键合胶(玻璃化转变温度为 325 ℃)[26] 。3DPU 在室温下表现出较高的粘附强度,在约 150 ℃时发生热可逆反应,导致网络的脱交联和粘附强度降低。器件晶圆在经过回流焊的高温(260 ℃)处理工艺时是静态的,因此该过程中没有任何剪切力导致键合对错位。在键合对以大约5 ℃/min 的速度缓慢冷却的过程中,其残余热量还有助于三维网络的重新交联,以进一步增强粘性。经过背面研磨和TSV 处理后,3DPU 在热可逆反应温度下能够降低粘合强度以保证热滑移的顺利进行。由于热可逆反应,3DPU 在解键合温度下的粘合强度要低得多,这保证了其可以进行低温脱粘,最后用旋转涂布机和自制的去除剂清洗晶圆上残留的键合胶。这种新型 3DPU 临时键合胶具有优异的热稳定性和化学稳定性,后处理方便,易于加工,便于大批量生产。
热滑移法面临多种工艺的挑战和限制。在高温下使用临时键合胶来降低器件晶圆的机械强度,这可以设定半导体制程工艺的温度上限。在采用热滑移法的过程中,滑动产生的应力可能会导致超薄晶圆出现裂纹。薄硅的脆弱性难以满足高端芯片对极薄晶圆剥离的需求。考虑到未来高密度异质集成的晶圆级封装需满足更高要求的高温(高于 300 ℃)制程工艺,热滑移法与 TBDB 技术的发展趋势相悖。或许,未来根据热滑移法的特点开发出相匹配的临时键合胶材料,可以满足兼具高温处理和热滑移的需求。
2.4 激光解键合法
激光解键合法是一种在室温下不使用化学物质的低应力剥离工艺。与 2.1~2.3 节提到的方法相比,激光解键合法具有可在室温下解键合、高通量、低机械应力和环境友好等优点,在大尺寸超薄晶圆的制造方面逐渐得到了广泛的关注和应用 [27-35] ,有望为高端超薄芯片制造过程中的易破损和吞吐量低等困境提供可行性解决方案。此外,激光在能量、时间、空间方面的可选择范围很宽,可形成超快、超强、超短等极端物理条件。鉴于激光解键合在高应力晶圆处理方面具有高度的灵活性,能够在传统的后端设备上进行先进的封装流程。例如,激光解键合的宽工艺窗口更适合应用于扇出型晶圆级封装(FOWLP)[27] 。另外,激光解键合工艺能够避免表面能、温度行为和溶剂渗透的依赖性,并与后续半导体制程工艺相兼容。目前,激光解键合法主要分为红外激光解键合法和紫外激光解键合法。激光解键合法的剥离机制主要依赖于激光种类以及响应材料的类型。
激光解键合工艺主要是利用激光穿过透明载板,光子能量沉积在光敏响应材料层,进而诱发材料的快速分解、汽化甚至等离子化而失去粘性。同时,快速释放的分解气体还会增大响应层界面的分离压力,从而进一步促进器件晶圆的自动分离。激光解键合工艺的工作流程主要包括:(1)在透明刚性载板(如玻璃、蓝宝石等) 和器件晶圆表面分别涂上粘结材料和响应材料;(2)将透明刚性载板和器件晶圆通过光或热等方式键合在一起;(3)利用激光透过刚性载板辐照在响应材料层引发烧蚀,从而使器件晶圆分离;(4)清洗器件晶圆和透明刚性载板,其中的载板可以多次重复使用。针对红外激光解键合法,MONTM魪AT 等人开发了一种基于光热转换材料(LTHC)的激光响应材料(型号LC5200 3M TM )[28] 。同样,深圳市化讯半导体材料有限公司(简称为“化讯半导体”)也开发了一款红外激光响应材料(型号 WLP LB310)[30] 。采用该材料的红外激光解键合的工艺流程如图 4 所示,响应材料(型号 WLPLB310)与键合材料(型号 WLP TB5130)在 UV 辐照下可固化形成键合对。在完成背面工艺后,LTHC 将吸收的光子能量转化为热能,在键合界面内发生高温脱粘而实现键合对的自动分离。通过添加纳米材料制备的WLP LB310 是一种全光谱吸光材料,解决了传统响应材料在 400 nm 波长以上吸光度较弱的问题,同时也解决了有机薄膜成膜性差、粘附性低的问题。然而,使用该方法存在瞬间的高温可能会损伤硅器件的风险。
一般来说,高纵横比的深硅通孔需要通过高温化学气相沉积工艺(高于 300 ℃)形成具有高击穿电压、低漏电电流和高阶覆盖率的介电层。然而,大部分有机临时键合胶在超过 250 ℃的高温处理中存在热尺寸稳定性较低的问题。为此化讯半导体还开发了一款紫外激光响应材料(型号 WLP LB210)用作耐高温(高于300 ℃)临时键合材料 [14] 。紫外激光解键合的工艺流程如图 5 所示,采用响应材料(型号 WLP LB210)和临时键合材料(型号 WLP TB4130)配套用于该激光解键合工艺。不同于红外激光,紫外激光中较高的光子能量能够直接打断响应材料的化学键,从而实现超薄器件的低温和低应力剥离。相比于有机临时键合胶,HASHIGUCHI 等人报道了一种耐高温的氢化非晶硅(a-Si:H)无机响应材料的激光解键合工艺 [30-31] 。试验结果表明,通过紫外激光辐照 a-Si:H 响应层能够使其分解产生氢气和多晶硅,从而实现芯片的自动分离。a-Si:H响应层的厚度在超过 100 nm 时吸光度大于 99.9%,因此整个激光辐照过程几乎不会引起任何激光损伤的风险,能够适用于基于 TSV的多芯片晶圆三维系统集成的制程。然而,通过利用等离子体增强化学气相沉积法制备 a-Si:H 响应层的方法存在成本较高和耗时、耗能等问题。
2.5 TBDB 技术的现状及面临的问题
近 20 年来,临时键合材料体系不断迭代创新,其主要区别在于各自解键合方式的不同 [33] 。对于临时键合材料来讲,耐受溅射金属和化学气相沉积(CVD)等苛刻的高温制程是其面临的最大挑战。由于临时键合胶的耐受温度普遍不高,这种高温要求的工艺极易导致键合对中出现“雪花纹”以及分层现象 [33] 。“雪花纹”产生的机理主要有 2 种情况:一种情况,不适当的键合工艺可能会导致键合对中存在空洞等缺陷,这些空洞中的气体在高温制程中会扩散形成“雪花纹”,这种情况可以通过优化键合工艺、确认无空洞缺陷来避免产生“雪花纹”;另一情况,临时键合材料在高温制程中分解产生的小分子气体的挥发也会造成“雪花纹”,这种情况可以通过采用或开发耐高温的临时键合材料来解决。在选择合适的解键合方式时,不仅需要考虑临时键合胶和载板的物理化学特性,还应考虑 TBDB 技术在未来架构和产品中的扩展性。
不同的 TBDB 技术各有其优缺点,分别适用于不同的应用场景。对于不需要高温电介质的沉积和装配工艺,通常选用热活化温度低于 200 ℃的临时键合胶,采用机械剥离法即可满足解键合的需求。机械剥离的过程可以在室温下进行,但使用刀片剥离器件会引发破片率过高的问题。湿化学浸泡法能够使器件晶圆在剥离时几乎不受应力影响,但该过程需要消耗很长时间和大量溶剂。对于热滑移法,由于需要在特定高温下对晶圆施加滑动力,这必然会产生由机械应力引起的额外碎片风险。鉴于其低成本,热滑移法在较低温(200 ℃以下)半导体制程工艺的应用场合仍然占有很大的市场份额。作为晶圆级封装领域的关键工艺,临时键合胶必须与日益苛刻的半导体制程工艺兼容。键合胶需要具备高耐热性和高化学稳定性,为封装可靠性提供支撑,这与通过热和化学手段进行解键合的方法相悖。因此,机械剥离法和热滑移法通常适用于 8英寸以下的器件晶圆的加工。相比之下,激光解键合法能够穿过透明载板,仅在界面附近烧蚀几百纳米的响应层,而不会对器件晶圆造成影响,在低于 10 N 的脱粘力下就可以去除载板,这大大降低了薄晶圆破碎的风险,同时能够将聚焦激光束的焦平面精确控制在响应层界面的区域。这些都保证了激光束仅对光敏响应层选择性地烧蚀,从而降低超薄器件和承载晶圆的损伤风险。因此,激光解键合技术有望满足高密度、大尺寸、超薄器件晶圆剥离的要求 [34-35] 。
国内厂家(化讯半导体)与国外头部厂家(Brewer science、TOK 和 3M 等) 的典型商用光敏响应材料的物理、化学特性如表 2 所示 [12,14,36-38] ,主要针对光敏响应材料在 TBDB 工艺中的激光波长、耐受温度、涂覆方式、反应原理、填料和耐化性等指标进行了对比。从表2 可知,深圳化讯半导体的典型产品的物化性能已经达到与国外竞品相当的水平。进一步提高临时键合材料的热稳定性、耐化性以及吸光度范围等依然是未来的研发目标。目前,激光解键合工艺的机理、控制和应用都存在诸多挑战,尽管许多研究人员为开发激光解键合的新工艺做出了很多努力,但极薄的器件晶圆仍然可能面临高能光子带来的光损伤、瞬时高温带来的热损伤甚至冲击波带来的机械损伤。因此,进一步优化高可靠性的激光解键合工艺很有必要。针对晶圆翘曲问题,激光解键合技术与智能自动化的结合也许是未来的必然发展方向,使激光解键合系统具有实时检测和反馈功能,可保证激光解键合过程中超薄芯片的安全性和稳定性。针对激光解键合过程中存在的响应材料碳化严重和光斑胶问题,需要调整光斑的均匀度与光斑重叠率。
3 结束语
面对当今高端芯片在消费电子产品领域的巨大需求,具有普适性的 TBDB 技术为三维集成电路的轻薄化、微型化和集成化提供了可靠的制造途径。从临时键合胶材料方面来讲,目前常用的临时键合材料难以承受日趋严苛的半导体高温(高于 300 ℃) 制程工艺。因此,开发下一代耐高温的临时键合胶势在必行。从解键合工艺来讲,激光解键合技术凭借其具备的在室温下解键合、高通量、低机械应力和环境友好等优点,依然是未来 TBDB 技术的主流方向。从解键合的设备方面来讲,国内厂商使用的设备主要为进口设备,如德国 SUSS 研发的 XBS300 临时键合设备、LD12 解键合设备和奥地利 EVG 研发的 EVG850 系列的临时键合设备和解键合设备。为了满足晶圆级封装面临的高端芯片细化工艺中的各种挑战,开发新的临时键合材料、相应的解键合新工艺以及高端设备将直接推动晶圆级封装的快速发展。相信随着材料科学、自动化等学科的不断发展,以及研究人员在材料、工艺和应用方面关键技术的突破,多功能、多样化和多用途的 TBDB 技术将为超薄器件制造和晶圆级堆叠封装技术提供核心动力。
陈聪 李杰 姜理利 吴璟 张岩 郁元卫 黄旼 朱健
(南京电子器件研究所 微波毫米波单片集成和模块电路重点实验室)
摘要:
随着轻量化、小型化及模块功能多样化的发展,由二维平面到三维高度上的先进封装技术应运而生。微凸点作为实现芯片到圆片异构集成的关键结构,可有效缩短信号传输距离,提升芯片性能。利用电沉积法在 Si基板上以 Cu作支撑层、Ni作阻挡层淀积微米级别的 Au/Sn凸点,所制得的多层凸点直径约 60 μm、高度约 54 μm,其高度可控、尺寸可调,并研究了 Die内凸点高度的一致性,同时对凸点进行了剪切强度和推拉力测试。结果表明,Die内凸点高度均匀性≤2%,剪切力可达 61.72 g以上,与化合物芯片(另一侧为 Au)键合后推拉力可达 7.5 kgf,可实现与化合物芯片的有效集成。
引言
随着异构集成模块功能和特征尺寸的不断增加、芯片尺寸的不断减小,I/O 数量相应大幅增加,对芯片的布线密度提出了更加苛刻的要求。三维异构集成技术的诞生为此提供了解决思路[1⁃3],通过对立体空间的充分利用实现高密度、多材料的芯片堆叠,在降低功耗、提升性能的同时使得电子产品的尺寸和质量得以大幅缩减[4⁃6]。而金属/焊料微凸点之间的互连是实现芯片三维叠层的关键,为了提高芯片三维叠层封装互连的可靠性,制备出具有高互连可靠性的微凸点对微电子封装技术的进一步发展具有重要的作用。
与传统的引线键合相比,凸点结构使得互连长度更短,互连电阻和电感更小,器件的电性能得到了明显提高和改善。与此同时,芯片工作时产生的热可通过凸点直接传到基板上,大幅提高了散热性能。更为重要的是,凸点可呈周边式和面阵式分布,提高了封装密度,缩减了封装体积。以 Au/Sn合金为例,作为半导体后道封装中常用的焊料之一,因其优良的导热和导电性、润湿性、耐腐蚀性和抗蠕变性以及在焊接中无需助焊剂等优点在三维封装技术中得到了广泛应用[7⁃8]。对于 Au/Sn 合金而言,比例控制至关重要,这将决定金属间化合物的组合,从而决定键合的质量,比例的差异将导致膜组成发生变化而脱离共融数值,从而降低键合特性[9] 。
目前,因凸点下金属层(UBM)和凸点沉积工艺的不同,相应的凸点制备工艺存在较大差异。常用的凸点制备技术主要包括:蒸发/溅射沉积法、丝网印刷法、植球法和电沉积法等。随着凸点尺寸及节距的减小,丝网印刷法、植球法等的成本急剧上升,电沉积法成为小尺寸微凸点制备的唯一选择[10] ,具有 工 艺 简 单 、易 于 批 量 生 产 及 凸 点 定 位 精 确 等优点。
本文利用电沉积法在 Si 基板上以 Cu 作支撑层、Ni作阻挡层淀积微米级别的 Au/Sn 凸点,前者用于增加凸点高度,后者用于实现芯片互连。在对其外观形貌进行监测的基础上研究单个电路单元(Die)内凸点高度的一致性,同时对凸点进行相关性能测试,主要包括剪切强度和推拉力测试,以评估该工艺方法下所制备的 Au/Sn凸点的可靠性。
1 实验
1.1 试样制备
以直流模式自下而上依次进行 Cu⁃Ni⁃Au/Sn四层金属凸点材料的淀积,整体高度控制在 50 μm左右。其中,Cu⁃Ni⁃Sn的电沉积由德国微电镀技术(MOT)公司所生产的电镀系统完成,Au 的淀积由上海新阳晶圆水平电镀系统完成,相应的药水均由对应厂家提供。工艺过程中,在维持添加剂浓度适当的前提下通过调节电流密度、电流值及工艺时间,以改善凸点表面形貌及高度的一致性,进而对相关工艺参数进行固定。需要指出的是,本文所制得的 Au/Sn凸点的高度及厚度比例是经过筛选的,包括 Au/Sn=6 μm/4 μm,6 μm/5 μm,6 μm/6 μm,8 μm/7 μm,10 μm/10 μm 及 5 μm/5 μm 等。最终的验证结果表明,Au/Sn比例接近于 1/1,Sn层高度适当(5~6 μm)时,效果相对较优。具体工艺参数的设定与圆片的占空比及目标高度有关,故此处仅说明相 关的 电流 密度 ,具体 为:Ni ⁃ 2.5ASD、Au ⁃0.3ASD、Sn⁃2ASD(ASD,指电极单位面积所通电的安培数,常以 A/dm2 表示),并根据测试结果进一步确定工艺时间。作为支撑层的 Cu层较高,对于整个凸点高度的一致性起着决定性影响,故需对淀积Cu 的工艺参数进行一定筛选。若不考虑相关前置工艺,四层金属凸点的电沉积过程如图 1所示。
1.2 检测方法
试样工艺完成后去胶、腐蚀、甩干,并进行相关检验,主要包括:利用金相显微镜观测 Au/Sn 凸点表面形貌;采用 P⁃17 台阶仪测量圆片及 Die 内凸点高度,并计算高度一致性;制样后利用扫描电子显微镜(SEM)观测凸点整体形貌及各层金属厚度;利用剪切力测试设备测试其剪切强度;在与化合物芯片键合后(另一侧为 Au)利用拉力测试装置进行推拉力测试,以评估其键合质量。
2 结果与分析
2.1 关键工艺参数筛选
凸点各层金属自下而上分别为 Cu/Ni/Au/Sn,作为支撑层的 Cu层较高,对于整个凸点高度的一致性起着决定性影响。因此,首先对 Cu淀积时的工艺参数进行筛选,此处选取关键工艺参数,即电流密度,以研究不同电流密度下圆片内九点区域处(自上而下、从左到右)Cu/Ni凸点的高度差异,并对圆片内凸点的一致性进行验证,具体结果见表 1。结果 表 明 ,3ASD 下电 沉积 速率 约为 0.6 μm/min,5ASD 电沉积速率约为 1.0 μm/min,这一数值同理论 Cu 电沉积速率相吻合。但因理论占空比与实际值存在差异,故实际高度值与理论值有所偏差。同时,受限于机台,在相同工艺条件下 Cu/Ni凸点的片间重复性较差。可以明确的是,就一致性而言,3ASD下 Cu/Ni凸点的片内均匀性相对较优。
为进一步对比不同电流密度下 Cu/Ni凸点的差异性,分别对 3ASD 和 5ASD 下所制得的微凸点进行划片后观测,结果如图 2 所示。结果表明,3ASD下所制得的凸点较为平整,表面无明显倾斜。这是因为随着电流密度的增加,阴极极化作用随之增强,但当其过高时,镀层表面分布极不均匀平整,各点间生长速率存在差异,进而导致镀层质量下降。因此,综合考虑时间成本和镀层质量,本文选择3ASD作为最佳电流密度。
就芯片到圆片的堆叠(D2W)工艺而言,Die 内凸点高度的一致性较片内均匀性而言更为重要,故进一步对 3ASD 下九点区域处 5 连续 Cu/Ni凸点的一致性进行测量,此处选#2片,具体结果见表 2。结果显示,虽然片内均匀性不佳,但各个区域内 Cu/Ni凸点高度波动不大,5连续凸点(A⁃E)高度均匀性最高不超过 0.7%,此处一致性计算方法为:最大偏差/均值/2×100%。
2.2 形貌分析
采用直流模式进行电沉积工艺,在 Cu柱顶端进一步沉积一层 Ni进而制备 Au/Sn 凸点,其中,Ni作阻挡层。电沉积工艺所得 Au/Sn 凸点如图 3 所示,其直径约为 65 μm,表面圆滑,尺寸均匀,可见分层明显。需要注意的是,Au 电镀液含氰,所用光刻胶存在不耐受的问题,故在电沉积 Au 时存在细微的外扩现象,因此,在工艺开发时需考虑外扩量,以保证 Au/Sn层厚度均满足要求。
2.3 高度均匀性分析
上述对最佳电流密度进行筛选时,但尚未对淀积 Au/Sn后整个凸点的一致性进行验证,故在圆片内随机抽取 1 个 Die,其中共包括 183 个凸点,利用台阶仪测量所有 Au/Sn 凸点的高度,结果见图 4。测量结果显示,在抽取的单个 Die内,Au/Sn凸点高度分布于 54.07~54.61 μm 之间,最大偏差不超过0.54 μm,高度均值为 54.34 μm,一致性高达 0.5%。
凸点整体高度关系着能否键合完全,而 Au/Sn凸点比例控制则决定着键合质量。为更精确地获取 Au/Sn 各层高度,划片后对其进行截面分析,得到如图 5所示的 Au/Sn凸点剖面图形。图中,Cu层与 Au层之间存在清晰的界面,而 Ni层与 Cu层之间的界面并不清晰。一方面,Ni层相对较薄;另一方面,制样过程中的切削在一定程度上对 Ni层有所掩盖。同样,由于自扩散作用的存在,Au相与 Sn相之间的界面相对模糊,若忽略测量误差,Au相与 Sn相的厚度比例约为 5.95 μm/5.13 μm,接近于 1/1。
为更好地分析此工艺条件下 Au/Sn 凸点的比例 是 否 合 适 ,对 样 品 进 行 了 回 流 ,回 流 条 件 为280℃,回流后得到的 Au/Sn 凸点形貌如图 6 所示。由图可见,回流后 Au/Sn 凸点呈“蘑菇状”,表面圆滑,形成了明显的 Au/Sn 共晶组织。同时,表层金属 Sn 在回流后未沿凸点边缘外溢,表明 Sn 含量相对合适。
2.4 剪切力测试
对于微凸点工艺可靠性而言,剪切强度是衡量封装质量的一个重要指标。为评判圆片内凸点的整体剪切强度,随机抽取 40只芯片,利用剪切测试仪对单个凸点的剪切力进行检验,剪切位置大致位于凸点自下而上 1/4处。实验依据标准条款为检验标准GJB548B,测试数据如表 3所示。测试结果表明,单个凸点剪切力的平均值为67.74 g,最大值为71.40 g,最小值为 61.72 g,整体数值相差不大。由此可见,底层金属 Cu 镀层质量相对良好,个体差异较小,这一点同电沉积Cu后的表观形貌观测结果相吻合。
2.5 键合界面分析
共晶键合的质量和可靠性很大程度上依赖界面金属化合物(IMC)的组成及微结构。因此,将加工有 Au/Sn凸点的 Si基芯片与化合物芯片(另一侧为 Au)进行键合,并对键合界面进行分析,键合界面如图 7 所示。由图可见,键合后可见明显的 Cu⁃Ni分层及 Ni⁃Au/Sn 化合物分层,前者是因为电沉积Cu后未及时进行 Ni层的淀积,导致 Cu层表面存在氧化。同时,不存在表层金属 Sn沿凸点边缘大量外溢的现象,表明 Sn 含量相对合适,但因制样问题界面较为粗糙,未见明显的 Au/Sn共晶组织。
为更好地确定键合后界面金属的组成,采用SEM 对选定的 7 个区域的界面金属进行了成分分析,通过光谱确定界面共晶体的化学成分,从而判断化合物组成构成形式,数据结果见表 4。由表可知,区域 1、2均为电沉积所制备的 Cu层;区域 3为电沉积所制备的 Ni层;区域 4为 Ni与 Au/Sn化合物界面,若仅考虑 Au/Sn 共晶相,因扩散作用形成了ε相[6](AuSn 2 ),该相具有较大的脆性;区域 5、6 皆形成了ξ相(Au 5 Sn),厚度相对较厚,可有效保证键合强度。Au/Sn相图表明,富 Sn的 η(AuSn 4 )首先形成于217℃,ε相(AuSn 2 )形成于 252℃,δ相(AuSn)形成于281℃,而在278℃时,共晶组织随着δ和ξ的液相反应开始转变,随着温度的进一步升高,ξ相将继续生长,且晶相生长机制不再发生变化。因 Ni的导热性弱于Au,故在靠近 Ni层的区域 4 多形成 ε相。需要注意的是,区域 4处 γ相 AuSn 2 若与 Ni反应生成(Au,Ni,Sn)这一复杂的三相金属间化合物,其焊接效果将大大降低,这一点仍需后续进行实验论证。
2.6 推拉力测试
为更直观地反映键合质量,加工有 Au/Sn凸点的 Si基芯片在热回流后将其与化合物芯片(另一侧为 Au)进行键合,并对键合后的整个芯片进行推拉力测试,此处键合方式为 D2W,具体推拉力测试结果见表 5。结果显示,键合后的整个芯片推拉力均值为 8.211 kgf,最小值为 7.610 kgf,均在 7.5 kgf 以上,满足>5.0 kgf的使用要求。同时进一步检验其键合质量,Au/Sn单个凸点的直径约为 65 μm,化合物芯片与之对应的键合区域为边长约 80 μm 的正方形,故单个键合区域面积为 3.318×103 μm 2 ,整个 Die内共 183 个凸点,整个键合区域面积为 6.10×10-7m2 ,平均键合强度为 134.6 Mpa。
3 结论
利用电沉积法在 Si 基板上以 Cu 作支撑层、Ni作阻挡层淀积微米级别的 Au/Sn凸点,制得的多层金属凸点直径约 60 μm、高度约 54 μm,其高度可控、尺寸可调,Die 内凸点高度一致性≤2%,有效改善了高尺寸下金属凸点的均匀性,使得与异质芯片D2W 互连的可靠性提高。同时,通过前期对 Au/Sn比例的筛选,确定 Au/Sn 实际比例接近于 1/1 时效果相对较优,经回流后可形成表面圆滑的“蘑菇状”凸点,共晶组织明显,与化合物芯片键合后发现界面多为 Au 5 Sn 相。此外,剪切力和推拉力测试结果表明,最小剪切力为 61.72 g,整体数值相差不大,键合后推拉力达 7.5 kgf及以上,为实现不同体态芯片的异质异构集成打下了良好的基础。
李娜(中国电子科技集团公司第十三研究所)
摘要:
铟铅银焊料(154 ℃)熔点可与铅锡焊料(183 ℃)拉开温度梯度,且热导率高于导电胶,可满足功率器件的散热要求,因此该焊料在组件类产品功率芯片载体装配工艺中应用广泛。传统的手工烧结方式具有熔融时间长、生产效率低、可靠性差等缺点,通过对基于铟铅银低温焊料的真空烧结工艺的助焊剂选取、焊料厚度和尺寸、工装夹具设计、真空烧结曲线调试等几个方面进行研究,最终摸索出一种适用于铟铅银低温焊料的真空烧结工艺方法。
0 引言
常用的芯片安装技术主要包括焊料烧结和导电胶粘结,导电胶粘结工艺具有操作简单、成本低等优点,但其导热性较差,对于功率较大需要散热的芯片仍主要采用焊料烧结工艺。由于组件类产品结构复杂,通常包含有连接器、电路板、表贴阻容元件安装等非芯片装配工序,一般会用到 217 ℃(Sn96.5Ag3Cu0.5)和 183 ℃(Pb63Sn37)两个温度梯度,而芯片装配工序需要与非芯片装配工序拉开温度梯度,以保证上道工序装配的可靠性。功率芯片通常使用金锡焊料烧结工艺先烧结到散热较好的匹配载片上,再将载片用低温焊料烧焊到盒体中,以达到较好的散热效果。
铟铅银焊料(In80Pb15Ag5)作为低熔点电子焊接材料,可与 Pb63Sn37 焊料拉开温度梯度,且具有较高的热导率、较强的抗疲劳性能,因此在组件类产品功率载片装配工艺中得到广泛应用。
传统的手工烧结方式存在如下问题:(1)焊料浸润性差,需要载体和盒体先搪锡,再进行烧结,效率很低;(2)由于产品尺寸限制载体入盒无法预留足够摩擦空间,导致载体与盒体上搪的锡无法充分融合,后期出现载体脱落的质量问题;(3)很多产品要烧结十几甚至二十几个东西,手工摩擦需要逐个进行烧结,由于熔融时间过长导致最先烧结的载体焊料发干,后期易出现载体脱落的质量问题。
基于以上原因,急需对基于 154 ℃低温焊料的真空烧结工艺进行研究,实现基于 154 ℃低温焊料的低空洞率真空烧结。
1 低温焊料的真空烧结工艺影响因素
1.1 载体及盒体背面金属化
154 ℃焊料中的铟元素可与金形成合金,且铟对金的溶蚀作用远比锡小 [1] ,不会形成 " 金脆" 效应,因此含铟焊料可适用于厚金材料的焊接。一般用于焊接的材料镀层采用镍 - 金两层金属化结构,对于较常使用的钼铜载体,镍层可形成阻挡层,避免铜元素向镀金层中的扩散,保证镀金层的纯度,保证与焊料的焊接质量。由于盒体通常需要同时适应含锡焊料的焊接,因此盒体镀金层一般不大于 0.5 微米,这就要求载体镀金层厚度需要厚一点,以保证铟铅合金中金元素的百分比,载体镀金层厚度一般要在 1 微米以上,较厚的镀金层有利于铟与金的合金成核过程,提高焊料与载体的焊料强度和焊接质量。
1.2 原材料表面状态
通常情况下,组件产品的非芯片装配工艺在芯片装配工艺之前,因此功率载体入盒时盒体已经过了多次焊接过程,前道工序的助焊剂残留或者其他污染源引入均会导致待焊接表面粘污,从而影响该表面的润湿性,导致焊料熔融状态铺展不良,对焊接效果造成很严重的影响 [2] 。因此在焊接前需对盒体待焊接面进行清洁,以除去其表面粘污,保证焊接质量。
1.3 真空烧结工艺曲线
真空烧结是指在一定的真空度下,利用熔点比被焊接材料的熔点更低的合金做钎料,通过加热使钎料熔化,靠毛细作用将液态焊料填充到焊接接触面的间隙中,通过液态焊料与被焊金属之间相互扩散溶解形成金属间化合物,最后经过冷却形成高可靠的焊接 [3] 。
真空烧结温度曲线一般由四部分组成:预热区、保温区、峰值区、冷却区。预热区主要用来对原材料进行预热,提高焊料活性,进而保证粘接效果;保温区主要用来保证原材料受热均匀,减小温差造成的影响,同时可以在助焊剂或者还原气体的作用下去除原材料表面的氧化膜;峰值区主要用于焊料的共晶反应,生成金属间化合物,实现原材料之间的焊接;冷却区主要用于控制冷却速度,避免冷却速度过快或过慢影响金属间化合物的晶粒生长,最终导致粘接强度下降等问题 [4] 。通过设置合适的温度曲线并在合适的温度点进行抽真空过程,来确保焊料中的气泡或者助焊剂被抽出,从而实现低空洞率烧结。
2 低温焊料真空烧结工艺研究
2.1 焊接表面处理
由于组件类盒体在载体入盒前通常已经过了多次焊接过程,其表面粘污对烧结质量影响较大,为保证烧结质量需要对焊接表面进行预处理。经试验验证,两种方式可实现焊接表面的清洁:当表面无可见粘污时,可采用等离子清洗的方式进行焊接表面清洁,该方式效率较高,但仅适用于轻微污染表面;当表面有肉眼可见粘污时,需要用乙醇棉进行擦拭,保证清洁效果。
2.2 焊料选择
154 ℃低温焊料成分为In80Pb15Ag5,主要形式有焊片和焊锡丝等。焊片具有可再次加工成型、易实现定量控制等优点,更适合于真空烧结工艺应用。
焊片的厚度和大小决定了焊料量的多少,分别对厚度为 100 μm、75 μm、50 μm 的焊料进行了试验,厚度为 100 μm 的焊料在不加压时烧结后载体倾斜严重,影响后续键合;75 μm 厚度焊料的烧结空洞率明显优于50 μm 焊料,这是因为钼铜载体一般较薄,在经过金锡烧结后通常会有一定的形变,较厚的焊料可弥补载体形变造成的空隙,保证焊料和载体的接触面积,从而保证烧结质量。因此确定了最佳焊料厚度为 75 μm。图 1 所示为 50 μm厚度焊料和 75 μm 厚度焊料烧结后的 X光照片。
焊片的尺寸对烧结效果影响也较大,由于铟铅银焊料浸润性较差,需要使用助焊剂进行烧焊,当焊料尺寸较大时,焊料熔融时会迅速与载体边缘形成包角,导致助焊剂不易被抽出,空洞率较大;焊料面积过小时,焊料流动性差,无法浸润到载体边缘,导致载体边缘空洞率差,经反复试验最终确定了最佳的焊料尺寸为载体面积*80%。
2.3 工装夹具设计
通过压块的方式提供适当的压力可以在一定程度上增大焊接面积 [5] ,减少焊料与焊接面之间的空隙,保证焊接质量。
组件内待入盒的载体通常都已烧结好芯片,压块直接对芯片加压会损伤芯片,因此需设计镂空压块将芯片位置让开进行加压,如图 2 所示。
对于 TR 组件类产品需要对很多个载体(通常有几十个之多)同时加压,使用压块加压效率很低,因此设计了探针加压工装:在工装横梁上固定很多根弹簧探针,探针在载体上未安装芯片的位置进行加压,弹簧探针工装可实现多载体的同时加压。图 3 所示为专供 TR 组件载体装配使用的弹簧探针加压工装。
2.4 真空烧结工艺曲线
真空烧结工艺曲线对烧结质量具有直接影响。为了保证良好的烧结效果,应该选择合适的预热温度,并进行充足的预热,同时选择合适的烧结温度与时间,避免温度不足导致无法充分反应或时间过长反应过度、温度过高导致 183 ℃焊料熔融等情况的出现。抽真空的时机也很重要,由于工艺过程中使用了助焊剂,需要在烧结过程中将助焊剂充分抽出,以保证烧结空洞率。因此低温焊料的真空烧结工艺需改变传统的程序设计思路。
传统真空烧结曲线如图 4 所示,在常温时进行两次抽真空 - 充氮气循环进行气氛换气,随后在真空下进行升温,这一过程主要是为了防止焊料氧化;当温度升到最高点时充入少许氮气(60 Torr~150 Torr 之间)进行导热使焊料熔融,焊料熔融状态下开始抽真空以抽出焊料中的气泡,之后开始降温进入冷却区。
154 ℃低温焊料的真空烧结程序曲线如图 5 所示,经过两次换气后在常压下进行升温,原因是铟铅银低温入盒工艺主要应用于组件类产品,很多产品背面有腔体,真空状态升温很慢,常压下可实现气体辅助升温,且有助焊剂不会导致焊料氧化;在焊料熔融前开始抽真空,因为当焊料熔融后助焊剂较难抽出;然后进气等待焊料熔化,熔化后再进行三次抽真空 - 充氮气的循环,这样可将大的气泡吹散,保证烧结空洞率。
该程序还可实现组件产品的快速程序调试,快速实现多品种小批量特征明显的产品生产。将程序最高温度控制在 185-190 ℃,以确保 Pb63Sn37(183 ℃)焊料不会熔融,当进行新产品调程序时,将真空烧结炉的测温热偶置于盒体表面进行盒体温度监测,通过延长最高温进气时间使焊料熔融,试验一炉后即可确定最终烧结程序。
3 试验结果
经过以上各项工艺研究,基于铟铅银低温焊料的真空烧结工艺达到了较好的烧结效果,可实现烧结空洞率<10%,满足功率载体入盒的工艺要求。图 6 所示为 TR组件低温焊料真空烧结后的 X 光照片。
4 结束语
154 ℃低温焊料的真空烧结工艺与原材料表面状态、焊料厚度及尺寸、加压情况、真空烧结工艺参数等因素有关,通过有效的表面处理措施、合适的焊料厚度及尺寸选择、工装夹具设计及真空烧结工艺曲线调试,得到了较好的烧结效果,实现了组件类产品功率载体的低空洞率烧结。
随着 TR 组件及微波组件类产品在各类工程中的广泛应用,154 ℃低温焊料真空烧结工艺为该类产品的功率载体入盒提供了合理的工艺路线和适合工程化应用的工艺方法,可大大提高生产效率和烧结质量。
王磊,金祖伟,吴士娟,聂要要,钱晶晶,曹纯红
(中科芯集成电路有限公司)
摘要:
基于焊点预测仿真软件 Surface Evolver 对不同焊盘设计的球栅阵列( BGA ) 封装焊点的回流形态进行预测。模拟不同回流焊的冷却速率与焊盘设计对焊点的残余应力和基板翘曲的影响。根据正交试验和灰色关联分析法对结果进行分析优化。结果表明,优化后的焊点芯片侧的残余应力降低了 17.9%,PCB 侧的残余应力降低了 17.1%,其翘曲值为 68.867 μm。
1 引言
随着封装技术的发展,芯片封装逐渐向复杂、高密度的 2.5D、3D 封装发展。系统级封装(SiP)在传统封装的基础上,提升功能密度,缩短互连长度,进行系统重构,在一定程度上缓解了芯片集成的压力。然而随着集成度的增加,芯片的尺寸、引脚数量都在增加,设计难度提高,工艺成品良率降低,导致潜在的工艺制程风险增加 [1-2] 。球栅阵列(BGA)封装的焊点在保证SiP 互连电性能的前提下,也承担着机械可靠性的功能。由于焊点、基板、PCB 这一互连结构之间的热膨胀系数(CTE)存在差异,工艺过程中的热应力会导致BGA焊点产生较大的残余应力以及基板翘曲等问题 [3] 。
对此,胡少华 [4] 研究了在不同回流冷却速率下焊点结构对封装残余应力的影响。田文超等 [5] 研究了陶瓷封装阵列焊点的结构参数对焊点回流焊应力应变的影响。GE 和 NJOKU 等 [6-7] 研究了焊点高度对芯片长期可靠性的影响。张浩敏等 [8] 研究了残余应力对 BGA焊点可靠性的影响。以上研究结果表明,焊点高度、焊盘直径、回流冷却速率对焊点的残余应力均有显著影响,同时较大的残余应力容易导致器件的焊盘坑裂。
本文针对不同的焊盘设计参数,采用 SurfaceEvolver 软件对 BGA 焊点进行形态预测。同时以 40×40 面阵列 BGA 焊点的 SiP 封装为研究对象,分析其芯片侧、PCB 侧的焊盘设计与回流冷却速率对焊点回流残余应力以及基板翘曲的影响。用正交试验和灰色关联法进行优化设计,找出最优参数组合进行验证,为提高大尺寸阵列 SiP 封装的设计优化提供数据参考。
2 SiP 封装模型建立
2.1 BGA 焊点形态预测
根据热力学基本定律,自然界中任何封闭系统的存在总符合能量最小原理。因此在回流稳态后,熔融的 BGA 焊点(液相)与对流热空气(气相)和上下基板焊盘(固相)组成的系统处于能量最小的状态。单个BGA 焊点的系统能量 E 是表面势能 E S 、焊点自身重力势能 E G 和外力作用势能 E f 之和,即
式中 v 为焊点表面张力,A 为焊点的自由表面积,d 为BGA 焊点密度,g 为重力加速度,z 为焊点高度坐标,V为焊点体积,F 为作用在 BGA 焊点上的压力,h 为焊点高度。
表面势能总和 I 以泛函数形态描述为:
式中 λ 是拉格朗日乘子,V 0 为焊点的初始体积。式(5)中被积函数满足欧拉-拉格朗日方程时,可得泛函极值,利用变分问题的数值解法可求解钎料的平衡形态 [9] 。
根据上述模型,采用 Surface Evolver 求解出焊点稳态形貌。本文采用 SAC305 无铅焊点材料,其密度为7.3 g/cm 3 。BGA 的焊点间距为 1 mm 时,植球直径为0.6mm,芯片侧与PCB侧的焊盘直径分别选择 0.4mm、0.45 mm、0.5 mm 和 0.55 mm。
考虑到不同尺寸的焊盘在同一工艺下的锡量存在差异,最终形貌的焊点尺寸会不同。根据 IPC-7525A漏模板设计标准选择 BGA 钢网开孔比例以及锡膏厚度,避免选择较大数值(容易导致实际表面贴装过程中的焊接异常)。选择厚度为 0.13 mm 的钢网,开孔面积为 90%的 BGA 焊盘,树脂的质量分数为 50%的锡膏,计算出不同焊盘设计条件下的焊点体积。当焊点体积和焊盘尺寸固定时,不同高度下的焊点系统能量与焊点高度的关系如图 1 所示,其整体呈抛物线变化,选取不同参数组合下焊点系统能量曲线最低点时的平衡焊点高度 H,焊点形态的预测尺寸如表 1 所示。根据其尺寸参数拟合出的焊点稳态形貌如图 2 所示。
2.2 仿真模型
参考阵列为 40×40、pin 间距为 1 mm 的 SiP 芯片封装结构,芯片基板尺寸为 41 mm×41 mm×1 mm,建立有限元分析模型,将模型简化为 1/4 模型进行仿真计算,SiP 封装模型与有限元网格划分如图 3 所示。焊点采用无铅焊料,对局部焊点加密网格,采用 Anand黏塑性网格单元,SiP 封装模型的材料参数如表 2 所示,其中 x、y、z 表示坐标轴,xy、yz、xz 表示 2 个坐标轴形成的面 [10-11] 。BGA 焊点的黏塑性参数如表 3 所示 [12] 。
3 残余应力与翘曲仿真
在 ANSYS workbench 仿真模块中建立回流焊仿真分析模型。考虑到在回流冷却过程中,焊点从液态逐渐固化,其应力会随温度变化。为了参考不同参数组合条件下残余应力和翘曲的变化,以 150 ℃作为零应力参考温度,设置环境温度为 25 ℃。芯片侧焊盘直径为 0.4 mm,PCB 侧焊盘直径为 0.4 mm,在冷却速率为 1 ℃·s -1 的条件下,SiP 基板的形变分布与 z 轴对角线的翘曲值如图 4(a)(b)所示。由于 PCB 在 z 轴方向的 CTE 大于 BT 基板,在回流冷却过程中,PCB 的收缩比例较大,产生的应力差使芯片基板向 PCB 侧弯曲变形,最终呈现出哭脸型(芯片边缘低于中心)翘曲,其翘曲值为 68.668 μm。此时四角位置的形变量最大。
芯片侧焊点的残余应力为 106.42 MPa,如图 4(c)所示。PCB 侧焊点的残余应力为 78.21 MPa,如图 4(d) 所示。芯片侧焊点的残余应力大于 PCB 侧焊点。
4 正交试验分析
4.1 确立变量因素与优化目标
将 BGA 焊点在回流过程中的残余应力以及翘曲值作为优化目标,选取BGA焊点芯片侧的焊盘直径D 1 、PCB 侧的焊盘直径 D 2 以及冷却速率 S 作为设计变量。
4.2 正交试验设计
为了得出回流冷却过程中 BGA 焊点残余应力与翘曲值的最优组合,需要进行大量的组合试验。为了减少试验的工作量,同时得到各影响因子的影响程度,采用正交试验法来优化分析方案。每个因素选取 4个水平,利用芯片侧焊盘直径和 PCB 侧焊盘直径的组合在表 1 里找到其焊点的体积和高度,据此设计出回流冷却因素水平(见表 4)。
采用 L 16 (4 3 )正交表,再结合表 1 的焊点形态预测尺寸建立仿真模型,计算出回流冷却过程中焊点的残余应力以及基板翘曲值。得到的 16 组回流冷却正交试验结果如表 5 所示。
5 残余应力与翘曲的灰色关联分析
由于 L 16 (4 3 )正交表的试验设计只确定了 16 组已知的白色系统组合,仍然有 48 组黑色系统组合未知,这就构成了已知和未知的灰色系统。对于双优化目标的水平组合,常规的试验设计优化分析无法满足,因此引入灰色关联分析法。2 个目标随不同因素水平变化的关联性量度称为关联度。当 2 个因素的变化区域一致时关联度高,反之则低,因此灰色关联分析方法会根据不同因素水平之间的灰色关联度来衡量其数值关系 [13] 。
5.1 残余应力与翘曲的灰色关联系数
由于系统中数值的物理意义不同,为防止小数值序列被大数值掩盖,统一对序列进行规范化处理。常见的处理方法有均值化法、初值化法和极差变换法,此处采用极差变换法对残余应力和翘曲值进行规范化处理。参考序列和规范化序列分辨系数取一般值 0.5进行灰色关联系数计算。灰色关联系数越大,表明残余应力与翘曲值贴合程度越大 [9] 。
5.2 残余应力与翘曲最优解的确定
在回流冷却过程中,优化 BGA 焊点的残余应力与 BT 基板的翘曲值有助于提高芯片的可靠性,其中焊点的残余应力值与基板的翘曲值越小越好,但 2 个目标优化的权重比是个主观因子,长期可靠性条件下的残余应力权重大于翘曲值,工艺管控中的翘曲值权重大于残余应力,因此 2 种不同类型的关联度如表 6所示。
确定 BGA 最优参数组合前需计算出不同参数水平的平均关联度,灰色关联度的定义表明,平均关联度越大越接近最优解,通过计算得出目标函数的平均关联度 [9] 。其中残余应力权重大于翘曲值的目标函数的平均关联度如表 7 所示,其最优参数组合为D 14 D 21 S 1 ,即芯片侧焊盘直径 D 1 选第 4 组数据 0.55 mm,PCB 侧焊盘直径 D 2 选第 1 组数据 0.4 mm,冷却速率 S选第 1 组数据 1 ℃·s -1 。翘曲值权重大于残余应力的平均关联度如表 8 所示,可以得出最优参数组合为D 11 D 21 S 1 ,即芯片侧焊盘直径 D 1 为 0.4 mm,PCB 侧焊盘直径 D 2 为 0.4 mm,冷却速率 S 为1 ℃·s -1 。
5.3 焊点残余应力与翘曲的最优参数组合仿真验证
已经分析得出翘曲值权重大于残余应力的最优参数组合为 D 11 D 21 S 1 (仿真结果见图 4),残余应力权重大于翘曲值的最优参数组合为 D 14 D 21 S 1 ,为了验证灰色关联分析的准确性,采用 D 14 D 21 S 1 的参数组合进行仿真验证。参数组合 D 14 D 21 S 1 的仿真结果如图 5 所示,其芯片侧残余应力为 87.757 MPa,PCB 侧残余应力为65.622 MPa,基板翘曲值为 70.226 μm。
5.4 焊点残余应力与翘曲优化综合仿真验证
残余应力权重大于翘曲值时的参数组合 D 14 D 21 S 1有一定的降低残余应力的效果,但同时翘曲值会增加。同理参数组合 D 11 D 21 S 1 的翘曲值权重大于残余应力,会导致其残余应力增加,翘曲值降低。综合 2 种组合结果,修改芯片侧和 PCB 侧的焊盘尺寸有助于优化残余应力和翘曲值。
若同时优化 2 种参数,可将其组合,以 D 11 D 21 S 1 组合为主降低翘曲值,四角位置残余应力较大的焊点均采用非功能焊点,采用 D 14 D 21 S 1 组合的焊点尺寸参数。综合 2 种参数优化后的回流降温仿真结果如图 6 所示,其翘曲值为 68.867 μm,芯片侧残余应力为87.303 MPa,比初始值下降了 17.9%,PCB 侧残余应力为 64.853 MPa,比初始值下降了 17.1%。相比 D 11 D 21 S 1组合,其翘曲值比初始值 68.668 μm 略大,但残余应力明显降低,该组合综合考虑了翘曲值与残余应力,实现了设计优化。
6 结论
本文通过仿真软件 Surface Evolver 对不同焊盘设计的 BGA 焊点的回流形态进行预测,研究了焊盘设计与冷却速率对焊点的残余应力和基板翘曲值的影响,总结出以下结论:
(1)可通过灰度分析法分析回流降温速率,回流降温速率的增加对基板翘曲和焊点残余应力有一定的优化作用,可以指导工艺进行参数调整;
(2)调整芯片和 PCB 的焊盘设计可以优化基板翘曲和焊点残余应力,可以通过设计降低工艺中的翘曲不良,减少残余应力引起的焊点早期失效;
(3)不同产品对于翘曲和残余应力的要求不同,可以有针对性地进行芯片侧和 PCB 侧的焊盘设计来降低翘曲和残余应力或者对两者进行综合优化。
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