本文转自《半导体行业观察》
人工智能、高性能计算、超大规模数据中心等领域，对芯片性能和功能提出了越来越高的要求。传统芯片设计和制造模式已经难以满足这些需求。小芯片（Chiplet）和异构集成的Multi-Die系统，为解决这些难题带来了新的希望。
通过在单个封装中异构集成多个芯片，Multi-Die系统能够提供更优异的处理能力和性能表现。一系列技术创新为Multi-Die系统的出现铺平了道路，其中的关键之一是UCIe标准。UCIe于2022年3月推出，属于Die-to-Die连接的实际标准，意在围绕经验证的芯片（或称为小芯片）建立更广泛的生态系统。
UCIe的创立初衷是简化来自不同供应商、不同工艺技术的芯片之间的互操作性。那么，UCIe标准能够实现吗？答案是肯定的。新思科技与英特尔已经成功地使用UCIe标准实现了不同工艺、不同厂商IP之间的互操作。
新思科技与英特尔UCIe互操作性测试取得重大突破
2023年夏末，在英特尔On技术创新大会上，新思科技与英特尔携手达成了一项里程碑式的成就：在通用芯粒互连技术（UCIe）互操作性测试芯片演示中，双方基于各自的UCIe PHY IP成功实现了稳健的UCIe流量传输。
此次成功的UCIe测试芯片演示是新思科技与英特尔长期合作的崭新成果。为了展示芯片工作时的互操作性，英特尔找到了新思科技，新思科技是业内率先提供可用UCIe IP的企业。期间，来自世界各地的多个团队共同参与了此次测试。除了封装设计外，团队还进行了大量的流片前工作，例如使用新思科技VCS®功能验证解决方案对每个测试芯片进行仿真，从而发现可能存在的问题。
英特尔的测试芯片Pike Creek由基于Intel 3技术制造的英特尔UCIe IP小芯片组成。它与采用台积电公司N3工艺制造的新思科技UCIe IP测试芯片形成组合。这一成功组合模仿了现实Multi-Die系统中可能发生的芯片混搭与匹配，证明了这种方法在商业上是可行的。
新思科技与英特尔的这项合作成果具有重要意义，他们为UCIe标准的推广和应用提供了宝贵的经验。目前，双方计划将总结出的一些经验教训与UCIe联盟分享。UCIe联盟负责监督UCIe标准，并正在为该标准制定合规计划。
部分经验教训包括：
利用现有测试芯片进行评估：由于芯片制造耗时较长，并且验证各方面是否按预期工作也需要投入大量的成本和时间，因此双方找到一种使用现有测试芯片的方法是评估兼容性的理想之选。
重视Multi-Die系统的整体规划：设计Multi-Die系统需要全面的规划，需要重复使用封装或电路板设计时尤为如此。在电路板上提供尽可能多的灵活性，可为日后的使用提供更多选项。
开放标准的重要性：类似UCIe这样的开放标准为器件的互操作性提供了保障。当链路的两端都由同一家公司管控时，自然不用担心两端能否兼容。但在接下来的几年里，可能会有许多的公司不愿意两头兼顾，而是会选择从市场上购买组件。
IP混搭有了依据：小芯片有助于降低先进制程节点的制造成本，支持对设计进行分区以包含多个制程节点。如果没有相应的标准，IP可用性就会受到限制，而根据IP可用性选择制程节点的做法自然也就算不上最佳方法了。UCIe测试芯片互操作性演示为IP设计的混搭与匹配提供了切实的依据，并为开放式小芯片生态系统奠定了基础。
UCIe IP：开启 Multi-Die 系统可靠性与性能之门
Multi-Die系统架构的优点之一是它可以由来自不同供应商、基于不同制程节点的芯片组成。这在控制成本乃至优化功耗、性能和面积（PPA）方面都具有灵活性。UCIe是将不同元件组合在一起的关键要素，并使各个元件能够相互通信，同时支持一系列先进封装技术。UCIe联盟将UCIe视为开放小芯片生态系统的一大推动因素。这样的生态系统可能会引发新一轮的定制芯片创新浪潮，以满足当下无处不在的AI、连接和云计算对性能的无限渴求。
然而，即使符合UCIe标准的Multi-Die系统在开发、测试和制造过程中表现良好，开发者仍需确保实际系统中的Die-to-Die连接始终保持可靠。不仅需要保证Multi-Die系统在开发和制造阶段表现良好，更需要在设计运行多年之后仍然可靠。UCIe IP正是在此发挥着重要作用。
由于Multi-Die系统的复杂性，提高SoC中的质量水平至关重要。要正确实现这一目标，需要使用高质量的构建模块（芯片和IP）、仿真和验证工具，以及持续的测试和现场监控（包括修复），以便能够主动解决任何问题。
UCIe IP通常由以下三部分组成：控制器，用于在基于PCIe、CXS和串流协议等常见协议的芯片之间实现低延迟；PHY，用于实现封装中的高性能和低功耗连接；验证IP，用于加快验证收敛。内置的可测试性功能使开发者能够在裸片测试阶段找出有缺陷的裸片。
为Multi-Die系统选择UCIe标准IP的好处主要体现在：
选择符合UCIe标准的接口IP可实现芯片之间的无缝连接和互操作性，而不会影响整个系统。
此外，除了针对已知良好芯片的可测试性功能外，IP还可以提供用于错误检测的循环冗余校验（CRC）或奇偶校验，以及用于纠错的重试功能。
总而言之，UCIe IP对于确保Multi-Die系统的可靠性和性能至关重要。选择合适的UCIe IP可以帮助开发者降低风险、加快上市时间并提高最终产品的质量。
总结
随着Multi-Die系统的应用日益广泛，预计在接下来几年将成为主流技术。面对Multi-Die这些高度互依的复杂设计，芯片开发者需要整个半导体生态系统的紧密协作才能最大化其潜能。英特尔与新思科技此次测试的成功，标志着UCIe技术迈出了关键一步，为未来Multi-Die系统芯片互连技术的发展奠定了坚实基础。英特尔计划继续与新思科技合作，进一步开发UCIe解决方案。
