Clock Talk中文随选即播新单元上线－选择XO/VCXO时钟参考的设计考量

SiliconLabs 2020-10-21 00:00

【北京12.5号】无线前沿新技术与测试技术峰会 【有奖直播】提升毫米波信号测试精度

Silicon Labs （亦称“芯科科技”）近日推出 “Clock Talk” 时钟线上系列研讨会 的第二场随选即播中文演讲主题 “ 为 56G/112GSerDes 选择 XO/VCXO 时钟参考时的设计考量 ” ，提供了中文及英文演说版本供用户选择，欢迎您点击阅读原文前往收听：https://www.silabs.com/support/training/design-considerations-when-selecting-xo-vcxo-clock-reference-for-56g-112g-serdes

为 56G/112G SerDes 选择 XO/VCXO 时钟参考时的设计考量

电信、无线基础设施、光学模块、广播视频、医学成像和其他工业市场的下一代参考时钟要求大量采用 FPGA 、 ASIC 和 SoC ，它们使用 56G 或 112G SerDes 来支持更高的数据速率和带宽功能。 SerDes 带宽增加和相关参考时钟的 RMS 相位抖动要求之间存在直接的相关性。

随着 SerDes 速度的增加，参考时钟所需的 RMS 相位抖动性能随之减少。在本次网络研讨会上，我们概述最新一代 FPGA 、光学 DSP 、相干 DSP 和网络处理器的参考时钟要求，并重点介绍 Si54x Ultra Series XO 和 VCXO 产品家族的关键功能，这些功能可确保参考时钟 RMS 相位抖动性能保持在最大限度内；从而为系统设计者在其系统抖动预算中增加了更多馀欲。