深度讲解锁存器、触发器和寄存器

原创老徐的技术专栏 2024-03-06 22:42

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编辑：小黑版面：梁静

首先在上图中简单帮大家回忆了一下锁存器、触发器和寄存器的作用和区别；

我们知道，在复杂的数字电路中，不仅仅需要对各种数字信号进行算数运算和逻辑运算，而且还需要在运算过程中，不断地将运算数据和运算结果保存起来，因此存储电路就成为了计算机以及所有复杂系统中不可缺少的组成部分。

通常将只能存储一位数据的电路叫做存储单元，将用于存储一组数据的存储电路叫做寄存器（register）, 将用于存储大量数据的存储电路叫做存储器（memory），寄存器和半导体存储器中都包含了许多存储单元，本文将重点讲解寄存器中的存储单元。

而存储单元又可以分为静态存储单元和动态存储单元两大类，静态存储单元由门电路连接而成，其中包括了各种结构形式的锁存器和触发器，只要不切断供电，静态存储单元的状态会一直保持下去（动态存储单元则是利用电容的电荷存储效应来存储数据的，由于电容的充放电需要一定的时间，因此它的工作速度低于静态存储单元，而且电容上存储的电荷会随着时间的推移而逐渐泄露，必须定期进行刷新，才能保证数据不会丢失，因为其结构非常简单，所以被广泛应用在大容量的存储器中，比如NAND FLASH和DDR等大容量存储器件）。

SR锁存器的工作原理

上面两张图是SR锁存器的电路结构，可以看到图中SR锁存器是通过两个或非门组合（也可以由与非门）而成的，而且或非门的输出又被作为输入，形成交叉耦合的形式。

上面两张图的第2张是SR锁存器的真值表，需要注意Q为锁存器的输出现态，Q*是锁存器的输出次态（输入Rd和Sd后输出状态为Q*,前一个输出是Q），分析真值表可以得到如下结论：

当Sd为1时，不管现态Q如何，次态都是1，所以Sd叫做置1端；

当Rd为0时，不管现态Q如何，次态都是0，所以Rd叫做置0端；

当Sd和Rd都是0时，发现现态和次态是一致的，保持不变；

当Sd和Rd都为1时，Q和Q'都是0，但是我们希望这两个输出是相反的，而且在Sd和Rd同时回到0后，无法判断锁存器是回到1还是0，因此在正常工作时，输入信号需要满足SdRd=0的约束条件。

SR锁存器和组合逻辑电路的差异点在于，组合逻辑电路的输出完全取决于输入，输入变化，输出也会立马发生变化，而锁存器在输入消失后，输出结果仍然保持不变，其主要原因是引入了反馈。

比如对于SR锁存器，置0端即Rd=1，Sd=0时，经过或非门，输出Q为0,Q=0被反馈到下面或非门作为输入，下面的或非门输出为1，这个1又作为上面或非门的输入端，可以知道此时上面的或非门两个输入都是1，因为是或非门，所以此时即使Rd输入消失，输出仍然是0，保持不变。（为什么SR锁存器可以锁住输出的原因）

触发器的工作原理

触发器和锁存器的不同之处在于，它除了置1、置0输入端之外，又增加了1个触发信号输入端，只有当触发信号到来的时候，触发器才能按照输入的置1、置0设置成相应的状态并保持下去，这个触发信号就是时钟信号CLK，当系统中有多个触发器需要同时动作时，就可以用一个时钟信号作为同步控制信号了。

触发信号的工作方式可以分为电平触发、边沿触发和脉冲触发三种：

2.1、电平触发的触发器

如上图所示，为电平触发的SR触发器基本电路结构，可以看到该电路有两部分组成：与非门G1、G2组成的SR锁存器和由与非门G3、G4组成的输入控制电路。

当CLK=0的时候，就相当于把输入通路锁住，S、R端的信号无法通过G3、G4而影响输出状态，所以输出保持原来的状态不变，只有当触发信号CLK=1时，S、R信号才能通过，不过其缺点也在于此，只要CLK=1期间，S、R的任何状态变化，触发器都会随之变化，导致抗毛刺能力比较差，这种触发方式就是典型的电平触发。

为了适应单端输入信号的需要，在SR触发器的基础上，发展出了D触发器，原理很简单，就是把单端输入通过反相器进行反相，这样就避免了S=1 R=1的约束条件。

对于电平触发的D触发器（上图所示），当D=1，CLK变成高电平之后，触发器也会设置为1，D=0，触发器也会被设置为0，当CLK变成低电平，触发器保持原状态不变。

2.2、边沿触发的触发器

为了提高触发器的可靠性，增强抗干扰的能力，希望触发器的次态仅仅取决于CLK信号下降沿（或者上升沿）到达时刻的输入信号的状态，而在此之前和之后的输入状态对触发器的次态没有影响，由此发展出了边沿触发的触发器。

如上图所示，是由两个电平触发的D触发器级联组成的边沿触发器的原理框图，图中的FF1、FF2是两个电平触发的D触发器。

（1）当CLK=0时，CLK1=1，FF1此时Q1=D，CLK2=0，FF2的输出Q2保持不变；

（2）当CLK=0→1时，CLK1=1→0，Q1保持为CLK上升沿到来瞬间的输入D的状态，此后不在跟随D的变化而变化，与此同时，CLK2=0→1,Q2的输出FF1的输出Q1相同，于是输出端Q便被设置成了和CLK上升沿到达前瞬间D端相同的状态。

从上面的分析可以知道，边沿触发器在工作时，其次态仅仅取决于时钟的上升沿或者下降沿到达时输入的逻辑状态，在这之前或者之后，输入信号的变化对触发器输出的状态几乎没有影响。

2.3、脉冲触发的触发器

上图是脉冲触发的触发器电路结构，仔细分析区别：将D触发器换成了SR触发器，乍一看这个触发器的行为很像下降沿触发器，但是从SR触发器的真值表可以知道，当CLK=1期间，主触发器的输出Q1不像D触发器那样：Q1=D（即输出Q1可以根据输入D得到），Q1的输出需要取决于整个CLK=1期间的所有行为变化才能得到：

在上面这些触发器的基础上，继续发展出了JK触发器、T触发器等，也比较简单，这里不细讲，有兴趣的可以参考《数字电路设计》。

触发器的动态特性

为了保证触发器在时钟到来时可以可靠的翻转，需要进一步分析触发器的动态翻转过程，从而找到输入信号、输入时钟以及两者之间相互配合关系的需求，通常是建立时间、保持时间、传输延迟时间以及最高时钟频率这几个参数描述的，其中如果触发器没有遵循建立和保持时间要求，则会进入“亚稳态”的不稳定状态。

这里以最典型的D触发器为例，假设下图中传输门TG从接收到控制信号(C和C')跳变到它的传输状态改变的延迟时间、反相器的延迟时间都是Td。

基于上面的电路分析，可以计算出：

（1）建立时间（setup time）tsu

对FF1，C'的状态改变只需要经过TG1（即CLK信号的延时为Td）;
对FF1，加载到D端的信号需要经过传输门TG1、G1、G2后，才会到达Q1端（即改变的数据状态需要经过3Td之后才可以到达Q1）

在C和C'的状态改变以前，FF1中Q1的状态必须稳定的建立起来，使得Q1=D，经过上面的分析，可以知道CLK和DATA的延时差为2Td，即DATA必须先于CLK 2Td时间到达，这个时间就是所谓的建立时间。

（2）保持时间

保持时间很容易理解，即CLK动作沿到达后，输入的数据信号仍然需要保持不变的时间，为什么需要这个时间呢？仍然基于D触发器分析：

在C和C'状态改变使得TG1截止，TG2导通之前，D端的输入信号应该保持不变，可以知道保持时间应当为th=2td（因为CLK的沿需要经过G5、G6之后即2Td的时间，TG2传输门才会打开，在打开之前数据需要一直保持）

（3）传输延迟时间tpd

传输延迟时间是指从CLK开始，直到触发器输出的新状态稳定建立所需要的时间，从图中可以分析到，FF2输出端Q的新状态需要经过C、C'、TG3、G3的传输延迟后才能建立起来，所有输出端Q的传输延迟时间为4tpd，而Q'端还要经过G4的延迟才能建立起来，因此输出端Q的传输延迟时间应该为5tpd。

（4）最高时钟频率

最高时钟频率是指触发器在连续、重复翻转的情况下，时钟信号可以达到的最高重复频率，为了保证触发器可靠的翻转：

i) CLK的低电平时间持续时间twl必须大于建立时间，所以twl的最小值应该为2td；

（分析时序图很容易理解）

ii) 而在CLK变成高电平以后，直到Q'新状态建立起来以前，TG3必须保持导通状态，因此C和C'状态不能改变，考虑到需要经过G5的传输延迟时间td以后C和C'状态才开始改变，所以CLK的高电平持续时间twh必须大于tpdQ'-td，所以twh的最小值应该为twh(min)=4td，因此即可得到最高的时钟频率为：

fmax=1/(6td）

（这段话如何理解呢？CLK从低电平切到高电平后，意味着经过一个G5的延时td后C和C'的状态才会改变，此时触发器内部的动作是关闭FF1，打开FF2，而FF2打开的时间必须能够坚持到Q'的状态能够稳定建立起来，根据前面的分析可以知道Q'的传输延迟时间是5td，因此CLK高电平持续时间最小值为4td)

此外，因为CLK占空比一般为50%，所以最高的时钟频率可以修正为：

fmax=1/(8td）

从上面的分析还可以看到，触发器的动态参数取决于电路结构形式以及其中每个门电路的传输延迟时间，所以各种触发器的动态参数随着电路结构形式和内部电路参数的不同而有差异，而且本身电路的参数也会有一定的离散性，所以一般都会通过实际测试来给出参数的范围。

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