在单个封装内集成多个芯片越来越多地被视为扩展摩尔定律的下一个演进，但它也带来了无数的挑战——特别是在实现集成来自不同供应商的即插即用小芯片的普遍接受的标准方面。
“在某些方面，人们已经在这样做了，”英特尔高级研究员兼 UCIe 联盟主席 Debendra Das Sharma 说道。“他们将多个芯片放在同一个封装上，我们几十年来一直在这样做，追溯到多芯片模块(MCM)。如果你看看我们今天的主流 CPU，它们都是同一封装上的多个芯片。”
然而，当这些芯片具有不同的功能或来自不同的供应商或代工厂时，将多个芯片组合在一个封装中就会变得更加复杂。这就是像 UCIe 这样的标准变得必要的地方。
“对于市场上的大多数多芯片产品，同一家公司正在设计和提供多个芯片，因此他们确切地知道它们如何相互通信以及如何划分或划分芯片，”Amkor产品营销和业务开发高级总监Vik Chaudhry 说。“这使得理解一方如何与另一方交谈变得更容易一些。UCIe 试图做的是标准化多个供应商之间的互连。”
虽然其他协议（例如 Bunch of Wires (BoW)）近年来取得了重大进展并且仍在开发中，但 UCIe 因其得到许多最大的芯片制造商的支持以及对所有主要封装技术（包括有机基板、硅、中介层和 RDL 扇出）的支持而脱颖而出。
但向 UCIe 兼容性的转变不仅仅需要在芯片创建过程中事后考虑。它需要从根本上转变回绘图板，其中兼容性必须被视为芯片的一个组成部分，而不是作为一种权宜的解决方案进行改造。随着该标准的发展，越来越明显的是，为了让小芯片真正拥抱 UCIe，必须从头开始重新构思其设计蓝图。
“UCIe 是一种布局，”Chaudhry说。“它是设计出来的。但请记住，这些小芯片可以来自不同的晶圆厂节点。第一个可能是 5nm，另一个可能是 3nm，第三个可能是 14nm。您必须以某种方式将这些芯片连接在一起。您需要在运行路线的空间大小方面保持兼容，这就是 UCIe 正在解决的问题。”
向 UCIe 的过渡不仅仅是不同供应商适应新标准。它需要整个行业的制造商愿意将其设计和生产流程与通用协议保持一致，而该协议在许多方面仍在进行中。
虽然人们普遍认为小芯片加先进封装代表了摩尔定律扩展的下一个演变，但缺乏完整定义的标准，再加上与现有技术集成的不确定性，意味着对 UCIe 新设计的投资目前仅限于市场上最大的参与者。
“任何时候在基板或中介层上放置多个芯片都充满挑战，”Chaudhry 补充道。“当我们看到人工智能出现时，我们看到许多供应商在一个芯片上放置多个芯片，不仅仅是 3 或 4 个芯片，而是 8、10 或 12 个芯片。随着同一中介层或基板上的芯片越来越多，复杂性呈指数级增长。您还必须测试两者之间的所有内容，这会增加复杂性和成本。这对任何人来说都是一个巨大的挑战，目前世界上只有少数公司有能力投入这些资源和费用来组建一条生产线。”
此外，UCIe 的采用仍然必须克服可扩展性、与现有系统的兼容性以及确保成本影响不超过收益方面的重大障碍。
小芯片的演变
大型芯片制造商至少在最后几个工艺节点上受到光罩区域尺寸的限制，这极大地限制了平面 SoC 上可填充的功能数量。如今，随着节点缩小变得越来越昂贵且更具挑战性，可用的最佳解决方案是将 SoC 分解为单独的块或小芯片。
“一旦芯片变得非常大，你就会遇到光罩的限制，”英特尔的 Das Sharma 说道。“在那里你会看到很多人部署小芯片。基本上是将多组芯片封装在一起以提供一组特定的功能。”
以每秒 50 Tb 的开关为例，这正在挑战光罩尺寸的极限。人们越来越需要剖析这些芯片的功能并将其分布到多个组件中。无论是 I/O、内存还是 SRAM，关键在于战略性地将 SoC 分解为更小的单元。这不仅使制造过程更加可行，而且还为更加创新和高效的设计架构打开了大门。
它还提供了一些直接的好处。较小的芯片比较大的芯片产量更高，这就是为什么 Xilinx 在 2012 年将其 28nm FPGA 分成四个不同的芯片，并通过中介层连接。它还提供了增长空间，因为各个小芯片仍然远低于掩模版极限。
但所有早期的实现都是同质的。它们都是由同一供应商使用相同的工艺技术开发的。先进封装的一大好处是能够将异构小芯片组合在同一封装中，从而允许在任何有意义的工艺节点上开发模拟电路和不太重要的功能。这是当今大型芯片制造商、代工厂和 OSAT 面临的挑战，而且这一挑战尚未得到完全解决。
尽管如此，芯片行业在一件事上达成了共识。需要有一种通用方法将所有这些小芯片连接在一起，这就是 UCIe 的用武之地。
UCIe 标准
对支持 UCIe 的电气特性达成共识就像用多种乐器编排一首交响乐，每种乐器都有自己的声学特征。确保来自行业不同角落的小芯片能够有效地连接和通信，需要弥合电压电平、信号时序和配电方面的差距。
2022 年 3 月，UCIe 联盟发布了 UCIe 1.0，其中包括标准化物理芯片到芯片接口的规范，旨在促进小芯片之间的无缝通信，无论它们是在哪里制造或由谁制造的。这些规范涵盖了关键方面，例如电气特性、物理尺寸以及确保不同芯片组件之间的兼容性和高效数据传输所需的协议。
“在 45 微米的先进封装中，这个数字相当惊人，”Das Sharma 说道。“以每秒每平方毫米 188 GB 为起点，最高可达每秒每平方毫米 1.35 TB。人们甚至很难吸收并处理这种带宽。”
UCIe 1.0 使用分层协议方法。物理层是协议栈的基础，专门用于定义和管理电子信号，例如时钟同步和链路训练，同时还纳入了小芯片之间非数据交互所必需的边带通信通道。
UCIe 机制的核心是 Die-to-Die (D2D) 适配器。这个关键接口充当看门人，管理链路状态并促进小芯片的协商参数，这对于建立可靠的小芯片通信至关重要。它可以选择通过循环冗余校验 (CRC) 和链路级重试功能等机制来扩展数据完整性的保护。这不仅保证了高速数据传输的准确性，还通过提供仲裁系统来协调不同的小芯片协议，使多个芯片能够有效地交互。
“UCIe 在这方面非常灵活，”Chaudhry 说。“它支持 PCIe 协议、XML 协议或流媒体，因此您可以决定要支持哪种协议。它支持不同的数据速率。这是每个人都会支持的最低公分母。如果您采用 3nm 工艺，则可以支持更高的数据速率，但如果另一个小芯片位于不同的工艺节点，那么这两个部分都将支持规范的基本最低公分母，然后您可以讨论就这一点。”
UCIe 还采用了缓解互连缺陷的策略，例如固定故障和信号不连续性。UCIe 内的规定包括实施辅助通道，提供一种在主通道发生故障时保持连接的方法。这种冗余通过提供容错和修复途径来帮助维持系统功能。
UCIe 本身还支持 PCI Express (PCIe) 和 Compute Express Link (CXL) 等现有标准，通过利用这些完善的协议确保在整个行业引起广泛的共鸣。UCIe 的分层方法还包含全面的使用模型。
2023 年 8 月，该联盟发布了 UCIe 1.1 版本，将可靠性机制扩展到更多协议并支持更多使用模型。这些增强不仅仅是增量的。它们面向汽车等关键领域，而汽车领域则倾向于小芯片。
从 UCIe 1.0 到 1.1 的演变显而易见的一个关键领域是该标准的预防性监控功能。UCIe 1.1 通过新的寄存器扩展了协议，这些寄存器旨在捕获详细的眼裕度信息（查看宽度和高度），从而提供标准化的报告格式和主动链路运行状况监控。UCIe 1.1 没有重新发明轮子，而是利用 1.0 版本中现有的周期性奇偶校验 Flit 注入机制，通过新的错误日志寄存器增强错误检测和报告功能。反过来，这可以改进对链路修复必要性的评估。UCIe 1.1 还提供了合规性测试的增强功能。
另一个值得注意的方面是新用途的出现，特别是流协议。UCIe 1.0 对此类协议的支持仅限于原始模式，而 UCIe 1.1 将 FDI 接口上芯片到芯片 (D2D) 适配器的实用性扩展到流协议。此扩展可实现 CRC 重试电源管理功能的混合，并促进多种协议的共存。
UCIe 1.1 还考虑了先进封装解决方案的成本优化，以应对不断缩小的凸点间距和 3D 集成的出现。UCIe 1.1 中引入的额外列排列为混合匹配模具创造了更广泛的机会。
“在小芯片环境中，芯片彼此非常接近，而且海岸线（shoreline）非常有限，”Chaudhry 说。“连接芯片的空间有限，而引脚数量如何连接、彼此面对，这变得至关重要。这是 UCIe 正在解决的一件事。引脚位置应该是什么？无论是 6 列、8 列还是 16 列，如何安排，以便当一个供应商具有 8 列配置时，他们可以与具有 12 列配置的供应商进行通信并进行物理连接，而不仅仅是通过物理连接引脚方面，还有连接性和海岸线兼容性？”
互操作性设计
UCIe 的广泛采用仍然存在许多技术障碍。其中包括对精确电气一致性、可预测信号领域以及满足各种节点和制造工艺的系统物理互连的需求。
“您还可以在其中安装 HBM，与单个 ASIC 相比，它可能非常高，”Amkor 的 Chaudhry 说道。“你如何解决这些身高差异？当您将不同的芯片和不同的小芯片放在一起时，会出现很多不同的问题。”
热管理也是高密度封装的关键要素。不同的工艺节点不可避免地会呈现出不同的功率分布和散热特性。弥合这些差距需要创新的热分布方法和复杂的翘曲控制，以确保复杂模块的结构完整性和可靠的功能。
“热学方面存在很多挑战，”乔杜里补充道。“当您有来自不同工艺节点的两个芯片时，如何确保有办法均匀地耗散功率？这些是我们前进过程中遇到的一些挑战，目前还没有通用的解决方案。这些都是该联盟目前正在考虑的事情。”
持续发展
UCIe 联盟的另一个目标是确保今天开发小芯片的任何人在五年后仍然能够使用该设计，尽管标准在这段时间取得了进展。
“它绝对会发展，”Chaudhry补充道。“PCI 也做了同样的事情。他们现在是第 5 代或第 6 代。USB 也是如此，USB 4.0 即将推出。CXL 为 3.1。我们预计 UCIe 也会发生同样的事情。它将不断改进并提出我们的成员可以采用的新的、更灵活的解决方案。”
“参与的人越多，他们就越会开始调整事情，”达斯·夏尔马补充道。“其中有些不会成功，而有些却会非常好。这是一个长达数十年的旅程，关键是学习、适应并继续前进。”
结论
UCIe 计划旨在通过在 PCB 级模拟外围组件互连 Express (PCIe) 的成功来彻底改变芯片封装互连性。通过促进芯片封装内的直接芯片间连接，UCIe 致力于大幅降低功耗、提高带宽效率，并最终降低生产成本。
“UCIe 的好处在于它是一个开放标准，”Chaudhry 说。“总共有大约120名成员，他们都在一起工作。有六个不同的工作组，范围从机械到电气到安全到软件和营销，他们在开发基于小芯片的设计时提出了新的东西。UCIe 1.0和1.1之间发生的很多事情基本上都是他们的投入造成的。”
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来源：内容由半导体行业观察（ID：icbank）编译自semiengineering，谢谢。
