工业以太网PHY驱动适配参考文档（1）

我们将分五期为大家主要讲解从PHY的硬件连接、PHY的寄存器说明和Renesas工程样例代码三个方面的内容，旨在对Renesas RZ T/N系列、TPS-1、EC-1等芯片需要作PHY chip适配开发的客户提供参考。

RZ/T系列MPU

基于Arm^®的RZ/T系列MPU通过工业以太网通信提供高性能和高速实时控制，为自动化市场构建高性能系统。RZ/T MPU和RZ/N MPU均基于类似的硬件架构开发而成，并共享相同的软件环境，可实现可扩展产品开发。RZ/T系列MPU支持多种协议，例如EtherCAT^®、PROFINET、Ethernet/IP^™和下一代TSN。RZ/T MPU配备编码器接口，可支持各种编码器协议。

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RZ/T系列 

https://www.renesas.cn/cn/zh/products/microcontrollers-microprocessors/rz-mpus/rzt-series-mpu

RZ/N系列MPU

基于Arm^®的RZ/N系列MPU是可扩展的高性能通信处理器系列，可以轻松实现包括TSN在内的多种工业以太网协议以及用于工业系统的冗余网络技术。配备千兆交换机，可以轻松连接网络协议；具有丰富的外围设备，可以支持工业以太网的各种应用需求。

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RZ/N系列

https://www.renesas.cn/cn/zh/products/microcontrollers-microprocessors/rz-mpus/rzn

以太网PHY硬件连接

Media Independent Interface ( MII )，介质独立接口，起初是定义100M以太网（Fast Ethernet）的 MAC 层与 PHY 芯片之间的传输标准（802.3u）。介质独立的意思是指，MAC与PHY之间的通信不受具体传输介质（双绞线或光纤等）的影响，任何MAC和PHY都可以通过MII接口互连。MAC与PHY之间的MII连接可以是可插拔的连接器，或者是同一块PCB上MAC与PHY之间的走线。MDIO 是MII接口的一部分，用于在MAC和PHY之间传递配置信息。在系统上电瞬间，PHY芯片通过管脚的电平状态确定原始设置，进而通过MDIO更改配置。最初MII定义数据 4 bit 发送+ 4 bit 接收，每位数据速率 25MHz ，总数据速率 100Mbps 。其它 MII 标准的变种，包括 RMII，GMII，RGMII等等，基本上都是定位于更高速率或者更少的信号线的目的，如下图所示在以太网通信层次模型中MII接口的位置。

• 发送端信号：TXCLK, TXD[0-3], TXEN, TXER

• 接收端信号：RXCLK,  RXD[0-3]， RXDV，RXER，CRS，COL

• 配置信号：MDIO，MDC

其中TXER为选配。MII共有18根信号线，只有MDIO/MDC信号可以在不同PHY间级联。假定系统中有8个PHY的话，刚MII信号线总数为 8*16 + 2 = 130根信号线，为减少信号数，RMII接口应运而生。

• TXCLK和RXCLK两个时钟信号，合并为一个时钟 REFCLK

• 时钟速率由25MHz上升到50MHz，单向数据由4bits变为2bits

• CRS和RXDV合并为一个信号CRSDV

• 取消了COL信号

RMII信号连接信图如下图所示，RMII只要9根信号线，相比于MII的18根信号线减少了不少。在同一个系统中的多个设备可以共享MIDO, MDC和REFCLK信号线。

GMII接口的数据速率可达 1000Mbps，其时钟频率为 125MHz ，单向数据位宽 8 bits。GMII向下兼容MII，可以像MII一样工作在 100Mbps 和 10Mbps 的数据速率。

发送端包括两个时钟信号 GTCLK和TXCLK, 当设备工作于1000Mpbs模式时， TXD, TXEN, TXER 是与 GTXCLK （125MHz）同步的。而在 10/100Mbps 工作模时，以上数据信号是同步于同PHY供的TXCLK的，基中100Mbps时是25MHz，10Mbps时是2.5MHz。接收端时钟只有一个时钟信号RXCLK，它是从接收数据中恢复时钟。

RGMII相比GMII减少了近一半的管脚数，取消不重要的如CRS, COL等信号。在RGMII接口中MAC在TXC上一直提供时钟信号，而不像在GMII接口那样，10/100Mbps模式下时钟由PHY提供，而 1000Mbps 模式下时钟是由 MAC 提供（GTXCLK）。在RGMII中应用到源同步时钟，即数据与时钟信号是同步的。这要求在PCB设计中，要对时钟信号额外增加1.5~2ns的延迟以保证接收端的建立/保持时间满足要求。在RGMII v2.0规范中有定义MAC/PHY内部延迟（RGMII-ID），由此避免PCB设计中再要增加这个延迟。

在RGMII接口中：

RXCTL 和 TXCLT 为复用的传输控制信号。RXCTL 在时钟的上升沿代表 RXDV，在时钟的下降沿代表（RXDV xor RXER）；TXCTL 在时钟的上升沿代表 TXEN，在时钟的下降沿代表（TXEN xor TXER）。

RGMII v1.3采用2.5v CMOS电平，RGMII v2.0采用1.5v HSTL电平。

以太网PHY寄存器分析

\PHY是IEEE802.3中定义的一个标准模块，MAC或着MPU通过SMI（Serial Manage Interface）对PHY的行为、状态进行管理和控制，而具体管理和控制动作是通过读写PHY内部的寄存器实现的。PHY寄存器的地址空间为5位，从0到31最多可以定义32个寄存器（随着芯片功能不断增加，很多PHY芯片采用分页技术来扩展地址空间以定义更多的寄存器，在此不作讨论），IEEE802.3定义了地址为0-15这16个寄存器的功能，地址16-31的寄存器留给芯片制造商自由定义（不同厂商的芯片有所差异），如表1所示，对IEEE802.3定义的寄存器各项功能进行分析。

表1 PHY管理寄存器集

RX72M和PHY芯片连接时的注意事项

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