Silicon Labs(亦称“芯科科技”)主办的
“Clock Talk”
时钟线上系列研讨会,将于10月份带来两场实用的主题演讲,分别为10月14日
“
为
56G/112G SerDes
选择
XO/VCXO
时钟参考时的设计考量
”以及10月28日
“
以
Silicon Labs
的时钟工具做为构建时钟树的理想选择
”。
10
月
14
日-为
56G/112G SerDes
选择
XO/VCXO
时钟参考时的设计考量
在电信、无线基础设施、光学模块、广播视频、医学成像和其他工业市场中,因为系统使用了56G或112G SerDes来支持更高的数据速率和带宽能力,因此FPGA、ASIC和SoC对参考时钟的要求也大幅提升。随着SerDes速度的增加,参考时钟所需的RMS相位抖动性能必须更强。在这次网络研讨会中,SiliconLabs时钟专家将提供最新一代FPGA、光学DSP和网络处理器的参考时钟需求的概述;同时还会介绍全新发布的Si54x Ultra系列XO和VCXO家族所带来的设计优势。
新型Si54x Ultra系列小尺寸、高性能XO和VCXO系列产品已正式上市
https://cn.silabs.com/timing/oscillators
10
月
28
日-以
Silicon Labs
的时钟工具做为构建时钟树的理想选择
对开发人员来说,设计时钟树是一项艰钜的任务,通过本次网络研讨会,我们将说明如何运用Silicon Labs完整的时钟开发工具来降低了系统设计的复杂性,以帮助您快速和轻松地优化时钟树,使您的产品更快上市。
下载Silicon Labs时钟开发工具:https://cn.silabs.com/products/development-tools/software/clockbuilder-pro-software
即刻复制下方链接至Clock Talk官网报名
https://cn.silabs.com/about-us/events/timing-webinar-series
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