英特尔、三星和台积电，三大巨头青睐CFET

芯片行业的三巨头--英特尔、三星和台湾积体电路制造股份有限公司（TSMC）--正在 "认真对待 "一种新的 3D 芯片架构，这种架构有望解决目前最先进的纳米片技术一直存在的扩展问题。

全球研发机构 imec 的 CMOS 器件项目总监 Naoto Horiguchi 表示，这三家最大的芯片制造商上个月首次在国际电子器件会议（IEDM）上发表演讲，暗示他们将在十年内实现互补场效应晶体管（CFET）架构的商业化。

"Horiguchi说："所有大公司--英特尔、三星、台积电--都展示了他们的最新成果。"这是'三巨头'首次在一届会议上展示成果。他们越来越认真了。

在 CFET 时代到来之前，整个行业将经历三代纳米片架构，以及诸如 SRAM 等 CMOS 元件停止扩展的相关问题。据在2016年左右提出CFET概念的imec公司称，这种停止扩展的情况将迫使高性能计算芯片的设计者将SRAM等CMOS功能分解，并采用拼接旧技术节点和芯片的变通方法。

"Horiguchi 补充说："一些传统技术（如模拟或 I/O）可能需要通过不同的方案进行集成。"例如，使用芯片技术集成模拟或 I/O。使用 CFET 架构至少可以扩展部分逻辑和 SRAM。这是我们目前的期望。

工艺收缩放缓

imec 预计，在 2032 年之前，工艺节点缩小的速度将放缓，这将迫使人们更多地依赖于芯片和先进封装的混合搭配使用，以及那些继续缩小的高性能逻辑元件。

"Horiguchi说："仅靠纳米片来扩大CMOS器件的规模是非常困难的。"有了 CFET，我们就可以认真地继续扩大器件规模，当然，还可以将其与芯片和高级封装等其他技术相结合，以提高芯片性能。CFET 正在为器件的持续扩展开辟一条道路。这就是 CFET 的卖点。

Imec预计，到2032年，CFET将使器件架构超越1纳米节点。三星于 2022 年率先在 3 纳米节点推出纳米片/栅极全方位架构。台积电表示，台积电将于2025年在其2纳米节点上推出纳米片。

Imec 对潜在路线图扩展的预测。(资料来源：IMEC）

Horiguchi 指出，接触多极间距（CPP）--一个晶体管栅极到下一个晶体管栅极的距离--是 CFET 技术商业化的关键指标。

"主要参与者展示的 CPP 为 48-45 nm。这接近 CFET 产品的目标尺寸，"他说。"要实现向更小尺寸的重大转变，[英特尔、三星和台积电]必须进行多项工艺创新、工艺改进等。他们不会谈论这些工艺创新，但如果没有这些进展，他们很可能无法制造出这样的设备。"

Horiguchi 说，这三家芯片制造商已经将 CFET 的开发从实验室转移到能够进行小批量生产的试验生产线上。

上个月，英特尔告诉《EE Times》，它在 PMOS（P 沟道金属氧化物半导体）晶体管上三维堆叠 NMOS（N 沟道金属氧化物半导体）方面取得了独特的突破，这种晶体管与背面电源和背面接触相结合，最大限度地提高了面积和功率传输效率。

在 CFET 架构中，NMOS 和 PMOS 器件相互堆叠。

在总结台积电的工作时，台积电器件架构开拓总监 Szuya Liao 在准备好的发言稿中说，该公司已经达到了 48 纳米 CPP 大关，Horiguchi 称这是一个关键门槛。

"她说："通过在 NMOS/PMOS FET 之间引入关键的垂直隔离以及在栅极和源极/漏极之间引入适当的内隔板，我们的垂直堆叠 nFET-on-pFET 纳米片晶体管的存活率超过 90%，并显示出高导通电流和低漏电，实现了健康的六数量级导通/关断电流比。

通过垂直堆叠 n 型和 p 型场效应晶体管，占地面积可以减半，晶体管数量则增加一倍，Liao 说。

"Liao说："这就好比在与一个单层单元相同的占地面积上建造两栋联排别墅，从而提高了城市密度。

三星尚未做出任何回应。

更多障碍有待清除

SemiAnalysis 首席分析师迪伦-帕特尔（Dylan Patel）认为，虽然 CFET 有望加快工艺缩减的步伐，但在新架构实现商业化之前，仍有几个障碍。

"他对《EE Times》说："CFET 还面临其他一系列挑战，使其制造难度大大增加。"如何为 CFET 结构供电非常困难和复杂。有不同的背面功率传输集成方案。对于大型、复杂的公司来说，转向 CFET 是非常困难的。

Horiguchi 说，正面加工和背面加工并不完全等同。

"他说："通过正面加工，我们可以将所有金属线挤压成非常精确的叠层，但在背面加工时，我们可能会遇到一些错位问题。他说："正面加工过程中可能会出现一些晶圆变形，从而导致背面加工过程中出现更大的不对齐。这正是我们今天正在研究的问题。

更高的结构纵横比

Horiguchi 说，CFET 结构比纳米片结构中的三维形状更高。结构纵横比的增加给制造带来了挑战。

"他补充说："图案化是第一个具有挑战性的部分。他补充说："这就是让所有的长宽比都翻倍。必须以某种方式改进或创新制版技术，才能实现这一转变。

Horiguchi 指出，高纵横比需要沉积电介质、金属和一些外延生长，以便在沟槽底部获得源增益。

材料创新和工艺创新是其他制造障碍，他说。

"Horiguchi 说："我们需要非常高的掺杂活化度和非常低的接触电阻率。"我们需要为 CFET 提供特殊的高 K/金属栅极。这些还必须在非常高的结构中实现。这可能是关键的挑战：非常高的堆叠器件结构。

Imec 正在与应用材料公司、东京电子公司和 Lam Research 等材料和设备供应商合作，开发 CFET 制造工具。

台积电表示，CFET 架构的 "重大挑战 "可能会导致工艺复杂性和成本增加。

"要克服这些挑战，必须谨慎选择集成方案，以降低制程复杂度，并尽量减少对新材料和制程能力的需求，"廖国栋说。"同样重要的是，要尽早进行 EDA/流程工具开发，为重大设计变更做好准备。

来源: EETimes, 原文：https://www.eetimes.com/intel-samsung-tsmc-getting-serious-about-cfet/