本文针对高速BGA封装与PCB差分互连结构进行设计与优化，着重分析封装与PCB互连区域差分布线方式、信号布局方式、信号孔/地孔比、布线层与过孔残桩这四个方面对高速差分信号传输性能和串扰的具体影响。
利用全波电磁场仿真软件CST建立3D仿真模型，通过时频域仿真验证了所述的优化方法能够有效改善高速差分信号传输性能，减小信号间串扰，实现更好的信号隔离。
近年来，球栅阵列（BGA）封装因体积小、引脚多、信号完整性和散热性能佳等优点而成为高速IC广泛采用的封装类型。
为了适应高速信号传输，芯片多采用差分信号传输方式。随着芯片I/O引脚数量越来越多，BGA焊点间距越来越小，由焊点、过孔以及印制线构成的差分互连结构所产生的寄生效应将导致衰减、串扰等一系列信号完整性问题，这对高速互连设计提出了严峻挑战。
目前国内外学者对于板级信号完整性问题的研究仍多集中于水平传输线或者单个过孔的建模与仿真，频率大多在20GHz以内。对于包括过孔、传输线的差分互连结构的传输性能以及耦合问题研究较少。并没有多少技术去减少封装与PCB互连区域垂直过孔间的串扰。
在高速信号传输中，差分信号因具有减小轨道塌陷和电磁干扰、提高增益、消除共模噪声和开关噪声干扰等优点而被广泛使用。高速差分信号通过IC封装到达PCB板各层进行传播，为了实现BGA封装基板与PCB各层的电气连接，由水平差分线和垂直差分过孔共同构成了差分互连结构，如图1所示。
图1：BGA封装与PCB板垂直互连结构
本文采用的仿真环境为全波电磁场仿真软件CST微波工作室，集时频域算法为一体，含多个全波及高频算法，可仿真任意结构、任意材料下的S参数，并可以与电路设计软件联合仿真。
几种优化方案均由CST微波工作室建立三维物理模型。PCB的层叠结构如
图2
所示，PCB板共12层，第1，3，5，8，10，12层为信号层（走线层），第2，4，6，7，9，11层为电源或地层。板厚为97.6mil，板材介电常数3.8，损耗正切0.012。
0.8mm间距BGA扇出过孔间距为31.4mil，过孔孔径8mil，线宽/线距5mil，差分走线在第10层。
从四个方面进行设计优化，以改善高速差分信号的传输性能及信号间串扰。这几个方面分别为差分布线方式、信号分布方式、信号孔/地孔比、布线层选择与过孔残桩。CST仿真的结果以S参数的形式体现，仿真频率达40GHz，在时域和频域同时验证所述优化方法的有效性。
差分信号从过孔引出时，不同的布线方式会对差分信号的传输特性有很大的影响。如果传输线不能等长等距，就会引起信号失真，产生共模噪声。
如
图3
所示，信号从过孔引出时分别采取三种布线方式：0°、90°转角、45°转角；每对差分过孔周围有两个隔离地孔。布线在PCB板第10层。
图3：三种差分线引出方式
图4
是以上三种不同布线方式的插入损耗。显然，第一种水平对称的方式传输性能最好。差分信号重要的就是要等长等距，等长的目的是要确保时序的准确与对称性，两条传输线上的任何时延差或错位，都会导致差分信号失真，并使部分差分信号变成共模信号，产生电磁干扰。
等距的目的是保持差分阻抗的一致性。45°和90°转角在布线时都无法做到等长等距，因而会产生相位差和共模噪声。
图4：不同布线方式下差分对的插入损耗
图5和图6分别从频域和时域展示了三种布线方式所产生的共模噪声。不论是45°转角还是90°转角，产生的共模噪声都比0°高得多，而45°转角布线要略优于90°转角。
根据经验法则，为了把错位维持在信号上升边10%以内，要求两线长度匹配至上升边空间延伸的10%以内。这种情况下，对走线总长度的匹配要求如下：
公式中：ΔL表示为了把错位维持在上升边的10%以内，两条走线之间的长度偏差；RT表示信号的上升边；v表示差分信号的传播速度。如果信号的传播速度大致为6in/ns，上升边为100ps，那么两条走线的长度应匹配至其偏差小于60mil。
由于高速信号上升时间越来越短，留给缘于走线长度偏差的错位预算在不断变小，使得走线长度之间的匹配显得愈加重要。
因此在实际应用中，应尽量采用0°这样水平对称的方式布线，来达到等长等距的目的。
BGA封装管脚在扇出时通过过孔连接至PCB板其他各层。几十对差分对同时高密度、长线并行，相邻的传输线之间存在电场和磁场的作用（耦合电容/耦合电感），因而一对差分线传输的信号会对相邻的传输线产生串扰。
由于BGA焊点的排列是固定的，因此焊盘和过孔的位置取决于焊点的分布。合理的BGA管脚信号布局可以改善差分对之间的串扰。
图7
所示为两种不同信号分布方式。
图7
所示的两种布局方式分别为：3对信号横向水平布置；3对信号正交布置。
每对信号周围各有两个隔离地孔。3对线中，中间为受扰线，两边为干扰线。根据走线将3对差分对定义成6个差分端口，D1~D3为BGA扇出端，通过观察D4，D6端口对D2端口的远端串扰来分析相邻通道的串扰情况。由于两边对称，只需观察D4端口对D2端口的串扰。差分对远端串扰比较如
图8
所示。
图8：不同信号分布方式下差分对远端串扰比较
由
图8
所示的结果可以看到，信号正交布局时，由于孔之间距离增大，孔耦合减小，从端口D4到端口D2的远端串扰低于水平布局时的远端串扰。
由
表1
可知，优化后的远端串扰比原设计在大于5GHz频带内有5～15dB的改善。
图9
从时域也验证了正交布局的优越性。优化后的设计瞬态峰值噪声比原设计降低了10mV，如
表1
所示。
图9：不同信号分布方式下差分对远端串扰时域响应比较
表1：远端串扰比较
由于在设计中BGA焊点的间距是固定的，一味增加信号之间的距离来降低串扰不太可能，对此简单的方法就是在重要信号孔周围增加地孔隔离。
以下四种方案对信号孔/地孔（S/G）比分别为1∶1、1∶2、1∶3、1∶4，信号布局方式采取上文中正交布局方式，如
图10
所示。
图10：不同S/G比信号布局
四种方案远端串扰比较如图11所示：S/G比为1∶2时，差分信号的远端串扰要比1∶1时有很大改善。由表2可知，在5~30GHz频段，S/G比1∶2比1∶1的对远端串扰降低了8~17dB。
在重要信号孔周围增加地孔隔离，能够缩短地回流路径、降低信号过孔的电感不连续性，因此可以在一定程度上改善串扰，但是很快就会饱和，S/G比1∶4与1∶3时差别已然不大，远端串扰的改善很有限。
4种方案远端串扰的时域仿真结果如图12所示，可以得到与频域同样的分析结果。从时域结果可得到4种方案的瞬态峰值噪声：S/G比1∶1时高达22mV，1∶2时则很快降低到6mV，1∶3和1∶4时均在1.6mV左右，相差不到0.03mV，如表2所示。
图12：四种方案远端串扰时域响应比较
由于BGA封装引脚数量有限，并不能无上限地增加地孔数量。因而在串扰影响和引脚数量的权衡之下，20GHz以内S/G比1∶2与1∶3区别不大，选择1∶2即可；20GHz以上时，S/G比1∶3要明显优于1∶2。
在重要信号孔周围增加地孔隔离是降低串扰的简单方法，但是很快就饱和了，而且这样很难达到一个理想的屏蔽。
在封装与PCB互连区域，高速差分对之间除了孔的耦合，线耦合也都是引起串扰的重要因素。此刻，除了考虑之前的三个方面影响，还应分析和研究布线层以及过孔残桩对串扰的影响。
图13
的情况，三个差分对分别布在不同层，且具有不同的过孔Stub长度、信号正交布局，每对差分过孔周围设置6个隔离地孔。
图13
（a）中，3个差分对都布在PCB第10层，靠近底层。
图13
（b）中两侧的干扰线从第10层移到第3层，且将长Stub背钻59.1mil。
这样，两边干扰信号与中间受扰信号之间孔耦合的垂直长度便显著减少。
图13
（c）与
图13
（b）恰好相反，中间的受扰线布在第3层并且背钻，两边干扰线布在第10层。
图13
（d）中间受扰线布在第10层，两边干扰线布在第3层且保留长Stub。
图13：差分对布线层选择以及过孔残桩对远端串扰的影响
远端串扰的频域比较如
图14
所示。与方案（a）相比，方案（b）减小了两边干扰信号过孔的垂直长度，孔耦合减少，而且3对差分线不在同一层，线-线之间耦合也减小了，串扰会有很大改善。
由
表3
可知，在5~30GHz频带内，方案（b）比方案（a）远端串扰改善了4~12dB。方案（c）与（b）的区别在于（c）有多余的孔线耦合，（c）中受扰线放在第3层且背钻，干扰线放在第10层，虽然孔耦合也可以减小，但是两边长长的干扰信号孔会对中间差分线产生线干扰。
而方案（b）中，由于干扰信号孔背钻，受扰信号在经过时，并没有长Stub对差分线的干扰。由此，方案（b）的串扰是最小的。如果没有背钻，如方案（d），那么虽然三对信号差分线不在同一层，但长长的Stub不仅会影响阻抗的连续性，使自身差分信号产生谐振，还会增大相邻差分信号之间的串扰，甚至还不如方案（a）将信号都布置在靠近底层。
从时域仿真结果中可以得到与频域同样的分析结果，如
图15
所示。由
表3
可知四种方案的瞬态峰值噪声，其中方案（b）最小，方案（d）最大。因此，在今后的设计中，为避免过孔长Stub对信号的干扰，差分线应尽量靠近PCB板底层布线，多走内部带状线。
多对并行的差分信号可分别布置在不同信号层以降低串扰，但要注意布在浅层的信号过孔一定要背钻。
通过对以上仿真结果进行比较与分析，可以得到如下设计和优化建议：
本文通过对高速BGA封装与PCB差分互连结构的优化设计，利用CST全波电磁场仿真软件进行3D建模，分别研究了差分布线方式、信号布局方式、信号孔/地孔比、布线层与过孔残桩这四个方面对高速差分信号传输性能和串扰的具体影响。
时频域仿真结果表明，所述优化方法能够有效改善高速差分信号传输性能，减小差分信号间串扰，实现更好的信号隔离。
本文为保证高速信号传输系统的信号完整性提供了重要依据，对于高速PCB设计具有一定的指导意义。
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