答题|PCIE的阻抗控制，到底是选择85还是100欧姆好？

大家的回答还是比较到位的。

熟悉我们高速先生以及经常看我们直播的铁杆们可能会比较清楚，高速信号设计，万变不离其宗的是，从系统的角度去看阻抗的连续性。针对这个案例，其实还是可以从很多方面去进行改善的。

首先，最好的策略是换一个连接器，从两块板子的阻抗情况来看，选择85~90ohm阻抗的连接器会更合适点；

其次，在限定连接器和固定底板的情况下，只能通过改善子板的阻抗来尽量做到阻抗匹配；

其实文中已经暗藏答案了，仔细看文章的铁杆们可能已经注意到了，

并不是所有的信号有问题，从阻抗测试的的结果来看，有问题的那几对信号正好是阻抗偏差最大的网络，所以采用的手段其实也是尽量缩小阻抗偏差。既然连接器阻抗比较大，那就只能把子卡的阻抗往连接器的阻抗去靠近，也就是可以把子板的线路往上控。我们后面建议改版的时候把子板阻抗按照92ohm的标准去控制，最后重新改版后客户没有再反馈有问题。

有机会我们再通过仿真的方式来验证一下，谢谢大家的持续关注。

整个链路的阻抗要统筹考虑，统一起来。要么换低阻抗的连接器，要么印制板的走线阻抗提高与连接器匹配起来。连接点处的阻抗匹配做好，该仿真仿真。

阻抗控制需要的是控制，控制整条路径的阻抗波动在一定范围内。高速先生的案例是特别好，card3和card4在85欧姆，结果连接器底板却到了100欧姆左右。card3和card4之间的通道不平坦，更像是一座拱桥，这信号质量能不差么？ 

如果底板和连接器属于主设备，不可更换不可优化。那card3和card4可以优化改版的话，就把两个子板的pcie阻抗控制在100欧姆左右。
如果底板和连接器可以更换和优化，而card3,card4不行，那就将底板和连接器阻抗控制在85欧姆 

Card3和Card4连接器所在的子板阻抗还是应该尽量往连接器的阻抗靠，减少多次反射的影响 

@ Alan

首先可以统一整个链路的阻抗一致，保证子板和底板TX、RX阻抗控制相同，TX、RX走线尽量同层，参考平面完整，其次可以在靠近连接器增加匹配电阻，减少反射 

1、选用85欧的连接器2、连接器处焊盘加泪滴，平滑走线3、在保证电气安全和焊接的前提下，适当加大焊盘外径，从而减小阻抗。

实际的眼图是gen2的吧？而且这个眼图应该不会导致fail才对，但现在提的是gen3的问题？现在看起来改Tx的deemphasis也应该有效果才对。如果是fpga的连接的话，应该有数字眼图才对。可以看下数字眼图的情况。单纯从阻抗来看，确实没做的很好，但这个和Fail并不是充分必要条件，和整体loss也有关系。

1选择高质量的连接器，以减少信号损失和噪声2.采取适当的屏蔽和滤波措施，以提高系统的抗干扰能力3.把子板走线特征阻抗设计调整至90~100Ω；子板BGA区域via特征阻抗偏大，可以把孔径改大4.仿真看看，先排查影响大小 

1.和连接器阻抗匹配。做到105这样就做到了阻抗匹配
2.子卡高速线要尽量减少走线长度，减小衰减
3.在PCIE连接器封装不更换的情况下，可以适当的削盘，减少PIN的宽度，增加PITCH宽度的方式来减小连接器位置的阻抗  

所有的设计都是匹配和控制能量的反射。心有规则而不拘泥于此，抓住本质的东西，这才是总线链路设计的管控基本法（网上找的话）。换85欧姆连接器最好，如果不能换，只能减少反射次数，提高插卡阻抗和连接器一致试试 

从解决问题的角度出发，设计Card3和Card4连接器所在的子板时可以考虑以下几个关键因素：

电气性能：确保子板上的连接器满足电气性能要求，如电压、电流和阻抗匹配。选择高质量的连接器，以减少信号损失和噪声。

机械稳定性：子板应具有足够的机械强度，以承受连接和断开过程中的应力。确保连接器的固定方式牢固可靠，以减少振动和松动。

热设计：考虑到子板上可能产生的热量，设计良好的散热路径和散热片，以确保连接器在正常工作温度下运行。

可扩展性和兼容性：设计子板时，考虑到未来可能的升级和扩展需求。采用标准化的接口和协议，以便与其他设备或系统轻松集成。

电磁兼容性（EMC）：确保子板设计符合相关的EMC标准，以减少电磁干扰和辐射。采取适当的屏蔽和滤波措施，以提高系统的抗干扰能力。

易于维护和测试：设计子板时，考虑到维护和测试的便利性。提供易于访问的测试点和诊断接口，以便快速定位和解决问题。

成本效益：在满足性能要求的前提下，尽量降低子板的制造成本。通过优化材料选择、生产工艺和组件布局等方式实现成本效益最大化。

综上所述，针对Card3和Card4连接器所在的子板设计，需要综合考虑电气性能、机械稳定性、热设计、可扩展性、兼容性、电磁兼容性、易于维护和测试以及成本效益等因素。通过合理的设计和优化，可以有效解决目前的问题并提高系统的整体性能。

1，换个阻抗低一点，85Ω的连接器。

2，将板子的走线阻抗设计高一点，做到105Ω，与连接器匹配。

但是芯片封装走线的阻抗不确定，如果pcb板子走线阻抗高，就和封装不匹配。

最好的的办法就是根据封装走线，将整个无源线路阻抗匹配起来。

传输线部分为减小子板与连接器/底板的特征阻抗差值，降低反射，把子板走线特征阻抗设计调整至90~100Ω；子板BGA区域via特征阻抗偏大，可以把孔径改大。

个人看法是，电路板都保持和连接器相近的阻抗（100欧左右）设计的整体效果大概能通过减少每次过连接器的时候的阻抗不连续带来的影响，整体上应该是能获得更好的效果的 

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