小到电子玩具和手机，大到智能汽车和通信卫星，万物智能时代人类生活所依赖的各种电子产品无不受益于ASIC专用集成电路。ASIC 能够控制电子设备的运行方式，电路规模现已发展到数十亿门级，以支持市场对于性能和功能日益严苛的要求。因此，数十亿门的 ASIC 可以拥有数十甚至数百个时钟域，以支持多个第三方 IP 模块、外部接口和可变频率的节能功能。
这些时钟域、具有电源管理技术的复位域以及低功耗的设计增加了跨异步电路设计和时序约束的复杂性，可能导致在芯片设计晚期才发现跨异步电路和约束的问题。更有甚者，设计中隐藏的复杂路径和场景存在一些bug未能被及早发现，就会导致重新设计，代价高昂。
基于此，新思科技将于 11 月 28 日举办静态验证日活动，邀请ASIC设计和验证领域的专家，与逻辑开发者、模块开发者、IP 集成开发者、SoC 集成开发者、以及静态验证技术爱好者一起，分享最新的 VC SpyGlass 技术和方法，详解新思科技VC SpyGlass RTL 静态签核解决方案的突破性创新、成功应用和部署。
活动时间：2023年11月28日 9:30-17:00
活动地点：新思科技上海办公室3楼（杨浦区惠民路387号光大安石中心T1裙楼）
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