高速数字电路设计通关五部曲（三）：信号反射与端接技术

传输线上的阻抗不连续会导致信号反射，我们以图1所示的理想传输线模型来分析与信号反射有关的重要参数。

图中，理想传输线L被内阻为R0的数字信号驱动源VS驱动，传输线的特性阻抗为Z0，负载阻抗为RL。

图1、理想传输线模型

理想的情况是当R0＝Z0＝RL时，传输线的阻抗是连续的，不会发生任何反射，能量一半消耗在源内阻R0上，另一半消耗在负载电阻RL上（传输线无直流损耗）。

如果负载阻抗大于传输线的特性阻抗，那么负载端多余的能量就会反射回源端，由于负载端没有吸收全部能量，故称这种情况为欠阻尼。

如果负载阻抗小于传输线的特性阻抗，负载试图消耗比当前源端提供的能量更多的能量，故通过反射来通知源端输送更多的能量，这种情况称为过阻尼。

欠阻尼和过阻尼都会引起反向传播的波形，某些情况下在传输线上会形成驻波。当Z0＝RL时，负载完全吸收到达的能量，没有任何信号反射回源端，这种情况称为临界阻尼。

从系统设计的角度来看，由于临界阻尼情况很难满足，所以最可靠适用的方式轻微的过阻尼，因为这种情况没有能量反射回源端。

负载端阻抗与传输线阻抗不匹配会在负载端（B点）反射一部分信号回源端（A点），反射电压信号的幅值由负载反射系数ρL决定，见下式：

式中，ρL称为负载电压反射系数，它实际上是反射电压与入射电压之比。

由式（1）可见，-1≤ρL≤+1，且当RL＝Z0时，ρL＝0，这时就不会发生反射。即，只要根据传输线的特性阻抗进行终端匹配，就能消除反射。

从原理上说，反射波的幅度可以大到入射电压的幅度，极性可正可负。当RLZ0时，ρL>0，处于欠阻尼状态，反射波极性为正。

当从负载端反射回的电压到达源端时，又将再次反射回负载端，形成二次反射波，此时反射电压的幅值由源反射系数ρS决定，见下式：

由以上分析可知，在高速数字系统中，传输线上阻抗不匹配会引起信号反射，减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配，从而使源反射系数或负载反射系数为零。

传输线的长度符合下式的条件应使用端接技术。

式中，L为传输线线长，tr为源端信号的上升时间，tpdL为传输线上每单位长度的带载传输延迟。即当tr小于2TD时，源端完整的电平转移将发生在从传输线的接收端反射回源端的反射波到达源端之前，这时需要使用端接匹配技术，否则会在传输线上引起振铃。

传输线的端接通常采用两种策略：

从系统设计的角度，应首选策略1，因其是在信号能量反射回源端之前在负载端消除反射，即使ρL＝0，因而消除一次反射，这样可以减小噪声、电磁干扰（EMI）及射频干扰（RFI）。

而策略2则是在源端消除由负载端反射回来的信号，即使ρS＝0和ρL＝1（负载端不加任何匹配），只是消除二次反射，在发生电平转移时，源端会出现持续时间为2TD的半波波形，不过由于策略2实现简单方便，在许多应用中也被广泛采用。

两种端接策略各有其优缺点，以下就简要介绍这两类主要的端接方案。

1.1、并行端接

并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可分为以下几种类型：

1）简单的并行端接

图2、简单的并行端接

这种端接方式是简单地在负载端加入一下拉到GROUND的电阻RT（RT＝Z0）来实现匹配，如图2所示。

采用此端接的条件是驱动端必须能够提供输出高电平时的驱动电流以保证通过端接电阻的高电平电压满足门限电压要求。

在输出为高电平状态时，这种并行端接电路消耗的电流过大，对于50Ω的端接负载，维持TTL高电平消耗电流高达48mA，因此一般器件很难可靠地支持这种端接电路。

2）戴维宁（Thevenin）并行端接

图3、戴维宁（Thevenin）并行端接

戴维宁（Thevenin）端接即分压器型端接，如图3示。它采用上拉电阻R1和下拉电阻R2构成端接电阻，通过R1和R2吸收反射。R1和R2阻值的选取由下面的条件决定。

R1的最大值由可接受的信号的最大上升时间（是RC充放电时间常数的函数）决定，R1的最小值由驱动源的吸电流数值决定。R2的选择应满足当传输线断开时电路逻辑高电平的要求。

戴维宁等效阻抗可表示为：

这里要求RT等于传输线阻抗Z0以达到最佳匹配。此端接方案虽然降低了对源端器件驱动能力的要求，但却由于在VCC和GROUND之间连接的电阻R1和R2从而一直在从系统电源吸收电流，因此直流功耗较大。

3）主动并行端接

图4、主动并行端接

在此端接策略中，端接电阻RT（RT＝Z0）将负载端信号拉至一偏移电压VBIAS，如图4所示。

VBIAS的选择依据是使输出驱动源能够对高低电平信号有汲取电流能力。这种端接方式需要一个具有吸、灌电流能力的独立的电压源来满足输出电压的跳变速度的要求。

在此端接方案中，如偏移电压VBIAS为正电压，输入为逻辑低电平时有DC直流功率损耗，如偏移电压VBIAS为副电压，则输入为逻辑高电平时有直流功率损耗。

4）并行AC端接

图5、并行AC端接

如图5所示，并行AC端接使用电阻和电容网络（串联RC）作为端接阻抗。

端接电阻R要小于等于传输线阻抗Z0，电容C必须大于100pF，推荐使用0.1uF的多层陶瓷电容。

电容有阻低频通高频的作用，因此电阻R不是驱动源的直流负载，故这种端接方式无任何直流功耗。

5）二极管并行端接

某些情况可以使用肖特基二极管或快速开关硅管进行传输线端接，条件是二极管的开关速度必须至少比信号上升时间快4倍以上。

在面包板和底板等线阻抗不好确定的情况下，使用二极管端接即方便又省时。如果在系统调试时发现振铃问题，可以很容易地加入二极管来消除。

图6、肖特基二极管端接

典型的二极管端接如图6所示。肖特基二极管的低正向电压降Vf（典型0.3到0.45V）将输入信号钳位到GROUND－Vf和VCC＋Vf之间。

这样就显著减小了信号的过冲（正尖峰）和下冲（负尖峰）。在某些应用中也可只用一个二极管。

二极管端接的优点在于：二极管替换了需要电阻和电容元件的戴维宁端接或RC端接，通过二极管钳位减小过冲与下冲，不需要进行线的阻抗匹配。

尽管二极管的价格要高于电阻，但系统整体的布局布线开销也许会减少，因为不再需要考虑精确控制传输线的阻抗匹配。

二极管端接的缺点在于：二极管的开关速度一般很难做到很快，因此对于较高速的系统不适用。

1.2、串行端接

串行端接是通过在尽量靠近源端的位置串行插入一个电阻RS（典型10Ω到75Ω）到传输线中来实现的，如图7所示。

串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗（轻微过阻尼）。即：

图7、串行端接

这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号（负载端输入高阻，不吸收能量）再从源端反射回负载端。

串行端接的优点在于：每条线只需要一个端接电阻，无需与电源相连接，消耗功率小。当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小地弹噪声。

串行端接的缺点在于：当信号逻辑转换时，由于RS的分压作用，在源端会出现半波幅度的信号，这种半波幅度的信号沿传输线传播至负载端，又从负载端反射回源端，持续时间为2TD（TD为信号源端到终端的传输延迟），这意味着沿传输线不能加入其它的信号输入端，因为在上述2TD时间内会出现不正确的逻辑态。

并且由于在信号通路上加接了元件，增加了RC时间常数从而减缓了负载端信号的上升时间，因而不适合用于高频信号通路（如高速时钟等）。

在实际电路中常常会遇到单一驱动源驱动多个负载的情况，这时需要根据负载情况及电路的布线拓扑结构来确定端接方式和使用端接的数量。一般情况下可以考虑以下两种方案。

2.1、近距离多负载端接

如果多个负载之间的距离较近，可通过一条传输线与驱动端连接，负载都位于这条传输线的终端，这时只需要一个端接电路。如采用串行端接，则在传输线源端加入一串行电阻即可，如图8a所示。

如采用并行端接（以简单并行端接为例），则端接应置于离源端距离最远的负载处，同时，线网的拓扑结构应优先采用菊花链的连接方式，如图8b所示。

图8、近距离多负载端接

2.2、远距离多负载端接

如果多个负载之间的距离较远，需要通过多条传输线与驱动端连接，这时每个负载都需要一个端接电路。

如采用串行端接，则在传输线源端每条传输线上均加入一串行电阻，如图9a所示。

如采用并行端接（以简单并行端接为例），则应在每一负载处都进行端接，如图9b所示。

图9、远距离多负载端接

阻抗匹配与端接技术方案随着互联长度和电路中逻辑器件的家族在不同也会有所不同，只有针对具体情况，使用正确适当的端接方法才能有效地减小信号反射。

一般来说，对于一个CMOS工艺的驱动源，其输出阻抗值较稳定且接近传输线的阻抗值，因此对于CMOS器件使用串行端接技术就会获得较好的效果。

而TTL工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗有所不同，这时，使用并行戴维宁端接方案则是一种较好的策略。ECL器件一般都具有很低的输出阻抗。

因此，在ECL电路的接收端使用一下拉端接电阻（下拉电平需要根据实际情况选取）来吸收能量则是ECL电路的通用端接技术。

当然，上述方法也不是绝对的，具体电路上的差别、网络拓扑结构的选取、接收端的负载数等都是可以影响端接策略的因素。

因此在高速电路中实施电路的端接方案时，需要根据具体情况通过分析仿真来选取合适的端接方案以获得最佳的端接效果。

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