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CP是把坏的Die挑出来，可以减少封装和测试的成本。可以更直接的知道Wafer 的良率。
FT是把坏的chip挑出来；检验封装的良率。
现在对于一般的wafer工艺，很多公司多把CP给省了，减少成本。
CP对整片Wafer的每个Die来测试，而FT则对封装好的Chip来测试。CP Pass 才会去封装。然后FT，确保封装后也Pass。
WAT是Wafer Acceptance Test，对专门的测试图形（test key）的测试，通过电参数来监控各步工艺是否正常和稳定；
CP是wafer level的chip probing，是整个wafer工艺，包括backgrinding和backmetal（if need），对一些基本器件参数的测试，如vt（阈值电压），Rdson（导通电阻），BVdss（源漏击穿电压），Igss（栅源漏电流），Idss（漏源漏电流）等，一般测试机台的电压和功率不会很高；
FT是packaged chip level的Final Test，主要是对于这个（CP passed）IC或Device芯片应用方面的测试，有些甚至是待机测试；
Pass FP还不够，还需要做process qual 和product qual CP 测试对Memory来说还有一个非常重要的作用，那就是通过MRA计算出chip level 的Repair address，通过Laser Repair将CP测试中的Repairable die 修补回来，这样保证了yield和reliability两方面的提升。
Pass FP：这里的"Pass FP"可能指的是通过Failure Analysis（故障分析）的过程。在这个过程中，对可能存在的故障或问题进行检测和识别，并对其进行修复和改进。
process qual：过程质量保证(process qual)是指通过严格控制生产或服务过程的质量标准，以确保产品或服务的质量达到预期水平。
product qual：产品品质保证(product qual)是一种质量控制方法，以确保产品或服务的质量符合客户的需求和期望。
CP 测试：这里的"CP"可能指的是Copy Protection（复制保护）。这是一种保护数字内容免遭未经授权的复制、分发或展示的技术。这种测试的目的是为了确保复制保护机制的有效性和安全性。
MRA：MRA可能指的是Memory Read Access（内存读取访问）。这通常涉及到在计算机内存中读取数据的过程。
chip level：在电子工程中，"chip level"通常指的是在芯片级别进行操作或分析。这可能涉及到对集成电路（Integrated Circuit）或其他微型电子设备进行测试、修复或改进。
Rerepair address：这可能指的是在内存中用于修复或替换数据的地址。这通常涉及到数据存储和访问的过程。
Laser Repair：激光修复是一种用于修复或替换半导体芯片中损坏部分的工艺。这种技术使用激光束来消除损坏的电路元件，并替换为新的、健康的元件。
yield：这里指的是生产率或产量。这是衡量生产效率或生产出的产品数量的指标。
reliability：可靠性是指产品或服务在特定条件下、在一定时间内完成特定功能的能力。这里的"reliability"指的是产品或服务的可靠性水平。
•CP是对wafer进行测试，检查fab厂制造的工艺水平•FT是对package进行测试，检查封装厂制造的工艺水平
对于测试项来说，有些测试项在CP时会进行测试，在FT时就不用再次进行测试了，节省了FT测试时间；
但是有些测试项必须在FT时才进行测试（不同的设计公司会有不同的要求）
一般来说，
•CP测试的项目比较多，比较全；•FT测的项目比较少，但都是关键项目，条件严格。
但也有很多公司只做FT不做CP（如果FT和封装yield高的话，CP就失去意义了）。
在测试方面，CP比较难的是探针卡的制作，并行测试的干扰问题。
FT相对来说简单一点。
还有一点，memory测试的CP会更难，因为要做redundancy analysis，写程序很麻烦。
CP在整个制程中算是半成品测试，目的有2个，
•1是监控前道工艺良率，•2是降低后道成本（避免封装过多的坏芯片），
其能够测试的项比FT要少些。
最简单的一个例子，碰到大电流测试项CP肯定是不测的（探针容许的电流有限），这项只能在封装后的FT测。
不过许多项CP测试后FT的时候就可以免掉不测了（可以提高效率），所以有时会觉得FT的测试项比CP少很多。
应该说WAT的测试项和CP/FT是不同的。
CP不是制造（FAB）测的！而CP的项目是从属于FT的（也就是说CP测的只会比FT少），项目完全一样的；不同的是卡的SPEC而已；
因为封装都会导致参数漂移，所以CP测试SPEC收的要比FT更紧以确保最终成品FT良率。
还有相当多的DH把wafer做成几个系列通用的die，在CP是通过trimming来定向确定做成其系列中的某一款，这是解决相似电路节省光刻版的最佳方案；
所以除非你公司的wafer封装成device是唯一的，且WAT良率在99%左右，才会盲封的。
这里的“DH”指的是“Design House”，即设计公司。这些公司通常为电子设备制造商提供芯片设计和芯片组解决方案。它们可能会将wafer（晶圆）做成几个系列通用的die（芯片），以提供给不同的客户使用。
“WAT”可能是指“Wafer Acceptance Test”，即晶圆接受测试。这是在半导体制造过程中进行的一种测试，用于确保晶圆的质量和可靠性。
“device”在这里指的是通过WAT测试后的芯片设备，即将wafer封装成一个个独立的芯片。
“盲封”在这里可能指的是在不知道芯片具体功能或规格的情况下进行封装。通常情况下，为了确保封装的质量和可靠性，需要进行严格的测试和验证。如果公司的晶圆封装成芯片的过程是唯一的，且WAT良率在99%左右，那么就可以进行盲封，即在不了解芯片具体功能或规格的情况下进行封装。
据我所知盲封的DH很少很少，风险实在太大，不容易受控。
•WAT：wafer level 的管芯或结构测试•CP：wafer level 的电路测试含功能•FT：device level 的电路测试含功能 CP=chip probing FT=Final Test
CP 一般是在测试晶圆，封装之前看，封装后都要FT的。不过bump wafer是在装上锡球，probing后就没有FT
FT是在封装之后，也叫“终测”。意思是说测试完这道就直接卖去做application。
•CP用prober，probe card。FT是handler，socket CP比较常见的是room temperature=25度，FT可能一般就是75或90度 CP没有QA buy-off（质量认证、验收）
CP两方面
•1.监控工艺，所以呢，觉得probe实际属于FAB范畴•1.控制成本。Financial fate。我们知道FT封装和测试成本是芯片成本中比较大的一部分，所以把次品在probe中reject掉或者修复，最有利于控制成本
•FT: 终测通常是测试项最多的测试了，有些客户还要求3温测试，成本也最大。至于测试项呢，•1.如果测试时间很长，CP和FT又都可以测，像trim项，加在probe能显著降低时间成本，当然也要看客户要求。•1.关于大电流测试呢，FT多些，但是我在probe也测过十几安培的功率mosfet，一个PAD上十多个needle。•1.有些PAD会封装到device内部，在FT是看不到的，所以有些测试项只能在CP直接测，像功率管的GATE端漏电流测试Igss CP测试主要是挑坏die，修补die，然后保证die在基本的spec内，function well。FT测试主要是package完成后，保证die在严格的spec内能够function。
关于3温测试：这是一种特殊的测试方法，它要求在三个不同的温度下对产品进行测试，通常是常温（25℃左右）、高温（如60℃或70℃）和低温（如-20℃或-40℃）。这种测试的目的是为了检查产品在不同温度下的性能和可靠性，以确保产品能在不同环境下正常工作。
关于Trim项：Trim在这里可能指的是微调或者校准的意思。在电子产品测试中，Trim测试通常指的是对一些可以调整的参数进行微调或校准，以确保产品的性能达到最佳。例如，在测试一个频率调整的振荡器时，Trim测试可能包括在不同的频率设置下测试振荡器的性能，以找到最佳的工作频率。
关于加在probe能显著降低时间成本：这可能指的是在测试过程中使用一些特定的测试工具或设备（probe），这些工具或设备可以更快地完成某些测试，从而显著降低测试所需的时间和成本。例如，使用自动化测试设备进行功能测试，可以比手动测试更快、更准确地完成测试，从而降低测试时间和成本。
关于客户要求：客户要求通常是指在产品设计和生产过程中，客户对产品的性能、功能、质量、可靠性等方面的要求。这些要求可能会影响测试的策略和方法，例如客户可能要求进行更严格的测试以保证产品的质量和可靠性。
•CP的难点在于，如何在最短的时间内挑出坏die，修补die。•FT的难点在于，如何在最短的时间内，保证出厂的Unit能够完成全部的Function。
半导体生产流程由
•晶圆制造，•晶圆测试，•芯片封装•封装后测试组成，
而测试环节主要集中在
•WAT，•CP•FT
三个环节。
WAT（Wafer Acceptance Test）测试，也叫PCM（Process Control Monitoring），对Wafer 划片槽（Scribe Line）测试键（Test Key）的测试，通过电性参数来监控各步工艺是否正常和稳定.
例如CMOS的电容，电阻， Contact，Metal Line 等，一般在wafer完成制程前，是Wafer从Fab厂出货到封测厂的依据，测试方法是用Probe Card扎在Test Key的Metal Pad上，Probe Card另一端接在WAT测试机台上，由WAT Recipe自动控制测试位置和内容，测完某条Test Key后，Probe Card会自动移到下一条Test Key，直到整片Wafer测试完成。
WAT测试有问题，超过SPEC，一般对应Fab各个Module制程工艺或者机台Shift，例如Litho OVL异常，ETCH CD 偏小，PVD TK偏大等等。WAT有严重问题的Wafer会直接报废。
WAT测试：这是对半导体晶圆（Wafer）的接受测试，用于监控各步工艺是否正常和稳定。它也被称为PCM（Process Control Monitoring），是一种通过电性参数来检验半导体制造过程中工艺控制的方法。
划片槽（Scribe Line）和测试键（Test Key）：这是在半导体制造过程中用于WAT测试的两个关键元素。划片槽是沿着晶圆边缘的窄条，用于后续的切割（dicing）过程。测试键则是设在划片槽内或者边缘的特定区域，用于WAT测试。电性参数：这些参数包括电容、电阻、接触以及金属线路等，这些都是在制造过程中需要监控的重要指标。它们反映了半导体器件的电气特性，如电流传导能力、电压承受能力等。
Probe Card：这是一种测试工具，用于连接WAT测试机台和测试键。它的一端与测试键的金属pad接触，另一端连接到WAT测试机台。
WAT Recipe：这应该是某种自动控制测试位置和内容的软件或者程序，它可以根据预先设定的参数来指导Probe Card进行准确的测试。
SPEC：这应该是特定于WAT测试的规格或者标准，超出这个规格或者标准可能意味着半导体制造过程中的某些工艺或者机台存在问题。
Module制程工艺或者机台Shift：这是指在半导体制造过程中，如光刻（Litho）、蚀刻（Etch）、薄膜沉积（PVD）等工艺模块出现问题，或者是机台的运行状态发生变化。
Litho OVL异常、ETCH CD 偏小、PVD TK偏大：这些都是对半导体制造过程中可能出现的问题的描述。其中Litho OVL异常可能指的是光刻过程中的光学临近效应（Optical Proximity Effect）异常；ETCH CD 偏小可能指的是蚀刻后线条宽度小于预期；PVD TK偏大可能指的是薄膜沉积过程中的厚度偏差。
报废：如果WAT测试出现严重问题，比如大量电性参数超出规格，或者连续出现工艺问题，那么整片半导体晶圆会被判定为不合格，进行报废处理。
IC测试键（Test Key）是指用于测试半导体芯片上电路性能和可靠性的特定键。这些键通常在芯片制造过程中设置，用于在生产线上进行自动化测试。测试键的设计和位置取决于芯片的类型和功能。
通过使用测试键，可以测试芯片的电性能、功能和可靠性。测试键通常会连接到芯片上的电路，以便在测试期间测量电流、电压和其他电气参数。此外，测试键还可以用于验证芯片的功能，例如通过施加特定的输入信号并检查输出信号来测试芯片的逻辑功能。
测试键对于确保芯片的质量和可靠性非常重要。通过使用测试键，可以检测到制造过程中的缺陷和问题，并及时采取措施进行修复和改进。因此，测试键是确保半导体芯片质量和性能的重要工具之一。
CP（Circuit Probing）也叫“Wafer Probe”或者“Die Sort”，是对整片Wafer的每个Die的基本器件参数进行测试，例如Vt（阈值电压），Rdson（导通电阻），BVdss（源漏击穿电压），Igss（栅源漏电流），Idss（漏源漏电流）等，把坏的Die挑出来，会用墨点（Ink）标记，可以减少封装和测试的成本，CP pass才会封装，一般测试机台的电压和功率不高，CP是对Wafer的Die进行测试，检查Fab厂制造的工艺水平。
CP测试程序和测试方法优化是Test Engineer努力的方向，下面介绍几种降低CP测试成本的方法。
•1.同一个Probe Card可以同时测多个Die，如何排列可以减少测试时间？假设Probe Card可以同时测6个Die，那么是2×3排列还是3×2，或者1×6，都会对扎针次数产生影响，不同的走针方向，也会产生Test时间问题。•2.随着晶圆尺寸越来越大，晶圆上的Die越来越多，很多公司CP Test会采用抽样检查（Sampling Test）的方式来减少测试时间，至于如何抽样，涉及不同的Test Recipe，一些大数据实时监控软件可以在测试的同时按照一定算法控制走针方向，例如抽测到一个Die失效后，Probe Card会自动围绕这个Die周围一圈测试，直到测试没有问题，再进行下一个Die的抽测，这种方法可以明显缩短测试时间。
FT（final test）是对封装好的Chip进行Device应用方面的测试，把坏的chip挑出来，FT pass后还会进行process qual和product qual，FT是对package进行测试，检查封装造厂的工艺水平。
FT的良率一般都不错，但由于FT测试比CP包含更多的项目，也会遇到Low Yield问题，而且这种情况比较复杂，一般很难找到root cause。
广义上的FT也称为ATE（Automatic Test Equipment），一般情况下，ATE通过后可以出货给客户，但对于要求比较高的公司或产品，FT测试通过之后，还有SLT（System Level Test）测试，也称为Bench Test。
SLT测试比ATE测试更严格，一般是功能测试，测试具体模块的功能是否正常。成都中冷低温的ThermoStream TS-780高低温冲击气流仪以速度、精度和可靠性作为基本设计标准，提供了非常先进的温度测试能力。
温度转换从-55℃到+125℃之间转换约10秒，并有更广泛的温度范围-80℃到+225℃; 经长期的多工况验证，满足更多生产环境和工程环境的要求。
TS-780应用于提供老化测试、特性分析、高低温温变测试、温度冲击测试、失效分析等可靠性试验，用于芯片、微电子器件、集成电路 （SOC、FPGA、PLD、MCU、ADC/DAC、DSP 等） 、闪存 Flash、UFS、eMMC 、PCBs、MCMs、MEMS、IGBT、传感器、小型模块组件等电子元器件/模块冷热测试。
•WAT是在晶圆制造过程中进行的测试，通过对Die与Die之间Scribe Line Test Key电学性能的测试，来监控Fab制程的稳定性；•CP测试是制造完成后，封测之前进行的电学测试，把坏的Die标记出来，减少封装的成本；•FT是Die切割，打磨，封装后进行器件功能性的测试，可以评价封测厂的封装水平，只有所有的测试都通过后，才可以应用到产品上。
1、TO
Tape Out，流片，指提交最终GDSII文件给到Foundry进行fab加工。2、MPW
Multi Project Wafer，多项目晶圆，将多个使用相同工艺的集成芯片放在同一晶圆片上进行流片，制造完成后，每个设计可以得到数十片芯片样品，多用于出前期工程片。3、Full Mask
全掩膜，即制造流程中全部掩膜都为某集成芯片设计服务，小批试产及量产阶段。4、Shuttle
MPW时间，每月或每季度固定时间，即“班车”。5、SEAT
一次MPW的最小面积，可一次选择多个Seat。6、Wafer
晶圆，多为8寸、12寸。7、notch
缺口，用于判别晶圆方向。8、Yield
良率，CP良率、FT良率、综合良率。9、CP
Circuit Probing、Chip Probing，晶圆测试，一般遍历测试整片Wafer的每个die，确保die满足DC、AC、功能设计要求。一般有多道CP，如MCU类芯片：CP1、CP2测试Flash，CP3测试定制化功能，CP4高温测试等。CP测试项理论上较FT测试项多，提前筛除Fail die以节省成本，且一般情况下CP测试扎针pad少，同测Site数多，机时成本较FT低。10、FT
Final Test，终测、成测，对package后的芯片进行定制化测试，芯片出厂前最后一道关卡。11、Foundry
晶圆厂，如台积电（TSMC）。12、Die
wafer切割后的最小单元，即封装前的芯片。13、Chip
芯片，即我们见到的封装好后的芯片。14、IP
Intellectual Property Core，非网络中所说的IP地址、IP协议，而是芯片设计行业中的IP核，即知识产权核，是可重用设计方法学中的可重用模块，如UART、SPI、IIC等。15、SOC
System On Chip，片上系统，包含CPU、总线、外设等都在一颗芯片内部实现。16、MCU
Microcontroller Unit，微控制器单元，概念和SOC类似，但MCU是芯片类型，SOC是设计方式。将CPU、memory、Timer、ADC、DMA等整合在一颗芯片上，形成的微型芯片级计算机。17、RTL
register-transferlevel，描述同步数字电路的硬件描述语言。18、Netlist
网表，RTL经过综合生成。19、SDC
设计提供约束文件，综合工具需要SDC才能将RTL转换成netlist，主要包括：芯片工作频率，芯片IO时序，设计规则，特殊路径等。20、GDS
netlist经过后端工具编程版图，而版图提交给foundry的就是GDS II21、Merge
拼接，将模块、程序等合并。22、Margin
边界，如Margin Test以确定芯片设计上下限值是否满足需求。23、OD
针压，指CP测试阶段，Prober扎在wafer pad上的机械压力值，一般根据工艺、晶圆、测试者经验、弹坑实验确定。24、弹坑
弹坑实验，CP厂使用不同的针压力对未扎过针的die进行扎针验证，在封装厂进行铝层腐蚀后，观测哪组针压下出现弹坑；将结果反馈CP厂，由其参考实验结果调整在CP测试时施加针压大小。弹坑实验die作报废处理，在wafer制程及pad铝层厚度不变情况下，只需进行1次弹坑实验。25、TD
Touch down，下针，CP测试中单次扎针。26、fab
将设计文件交付工厂生产的过程，也代指fab厂。27、layout
设计。28、tolerance
容忍度，一般在LB布局布线时提到，如测试项要求有哪些Pin脚的走线线长要一致，阻抗限制等。29、LB
Load Board，ATE上放置的根据不同芯片定制的母版，用以承载芯片进行批量测试。30、probe
探针，一般指CP阶段给pad扎针的针，在针卡上，针卡需针对wafer定制。31、prober
放置并传输wafer的机器，CP测试时的设备。32、Site
测试座位，一般指同测数，需根据芯片测试所需资源评估同测数量。33、Socket
测试座、治具，芯片放置其中，需定制。34、Kit
FT量产测试时使用，连接Handler和LB，吸取芯片并压紧进行测试后分bin，需定制。35、Handler
机械手，安装Kit后设置操作流程自动进行FT测试。36、ATE
Automatic Test Equipment，自动化测试设备，专用于芯片量产测试，量产测试工程师吃饭的家伙。37、板卡
ATE内部搭载的资源，不同板卡不同功能、资源，搭配不同板卡可实现各种测试要求。38、probe card
针卡，一般根据芯片pad位置定制针卡，分为工程卡和量产卡，对应调试阶段和量产阶段，插在共板上连接测试机。39、GU
Golden Unit，金手指，也叫Golden Sample，指经过测试验证的good chip，可用于环境调试时验证环境是否正常。40、pitch
中心距（间距），die pitch、pad pitch。41、cable
cable连接线，一般一端连接测试机母板，一端连接芯片测试板。42、IQC
Incoming Quality Control，来料检验。43、bake
烘烤，CP测试中可选步骤。44、pad
die的pin，pad数量多于pin数。45、pin
chip的pin。46、map
一般用在wafer测试中，显示测试结果pass/fail、分bin等。47、UV
紫外线照射，封装时进行，memory芯片除外。48、自主回收
CP、FT测试中对第一次测试fail die的处理，将对其自动进行重新复测，称为自主回收。49、package
封装，wafer做完CP测试后，会在封装厂经过磨划、抛光、切割等工序，形成die，同时将CP测试中暴露出的fail die挑粒，最后对good die进行封装，进行FT测试。50、Bin
分类，测试时pass/fail芯片放置或编号作区分，分为HW Bin和SW Bin，Bin号由工程师定义，一般与DC、AC等测试参数相关。51、Spacing
间距。感谢前辈优秀的博客分享！
•芯片测试术语介绍CP、FT、WAT[1]•芯片量产测试常用“黑话"[2]•集成电路IC芯片的三大测试环节[3]
来源： TrustZone
码上报名
谈思实验室AutoSec智能汽车安全攻防实训课程，10月，上海
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