为什么功率模块内部有门极电阻？你知道吗？

模块内部电阻Rg,int被提及最多的地方，便是在设计门极驱动时，要求我们不要忽略这个参数。

那为什么需要在模块内部增加门极电阻呢？我们经常谈及的便是，为了实现模块内部多芯片之间的均流。

确实，为了满足大电流的需求，模块内部通过多芯片并联来实现，就像系统设计中通过多模块并联来实现大电流等级一样，均流一直是被重视的因素。我们可以看到，不同模块的内部门极电阻都不太一样，它们是和什么相关呢？接下来我们就来聊一聊。

作为电力电子核心的“开关”器件，动态行为的优化是模块研发较为重要的任务之一，必须在开关损耗、电流和电压峰值以及电磁兼容性（EMC）之间找到合理的权衡。

我们在模块应用的过程中，各种振荡是比较头疼的问题，解决振荡的过程可以说是痛并快乐着。而基本是多芯片并联的模块中，由于封装的寄生电感和电容和所用半导体芯片特性，寄生振荡同样是多种多样，例如自激振荡，差模振荡，PETT（等离子提取传输时间）振荡和IMPATT（碰撞雪崩和渡越时间）振荡等等，振荡频率通常在5MHz到100MHz之间，也有几百MHz的情况。特别是在开关过程中，这些振荡可能会恶化EMC，导致模块出现故障，例如门极过电压失效（如下图）等。

考虑到各种寄生参数，内部门极电阻只能作为其中一个可确定的可变参数，从而起到调和作用。但是内部门极电阻的存在必定会占据DBC的空间，就目前可以说是“寸土寸金”的DBC上，最好是不需要添加门极电阻。

为了更好地了解它的作用，下面我们结合赛米控早前的一篇文献“Igor Kasko, SiC MOS Power Module in Direct Pressed Die  Technology and some Challenges for Implementation”来了解下。它主要是在结合DPD技术的前提下，为了模块的装配最好是不要在DBC存在门极电阻。

什么是DPD（Direct Pressed Die）,可以参考前段时间的文章，

在开关器件或者短路时，MOSFET工作在饱和区域，漏极电流由栅极电压控制，根据MOSFET的跨到gfs和寄生电容Cgs、Cds、Cdg以及封装的寄生电感来进行研究。每个MOSFET芯片可以等效为下图，

以两个芯片并联为例，回路可以等效为下图，

文献中主要比较了传统绑定线和DPD两种互连技术的寄生电感差异，所以对基于6芯片并联的相同模块封装，理由ANSYS Q3D对其LD,LS和LG进行了参数提取。

可以看到，采用DPD技术的寄生电感有着明显的降低，特别是LD和LS。这里给定的电感并不是并联芯片之间点对点连接部分的电感，而是模拟了两个独立封闭网络的自感和互感，计算了三个总电感，使LD+LG是漏极和门极环路的电感，LS+LG是门极和源极环路的电感，LG是两个环路的耦合电感。这样在LD、LS和LG之间就不需要额外地表征额外的耦合电感。文章中采用了一种利用节点分析自动生成等效电路的系统矩阵的算法，寻找最小的Rg,int以获得稳定行为。

首先，在固定的CDS的情况下，研究最小Rg,int和CDS/CDG的关系。

可以看出，所需最小Rg,int随着CDS/CDG的增大而增大，并且在相同CDS/CDG的情况下，采用DPD技术的模块每个芯片所需要的栅极电阻要低于采用绑定线的模块（主要原因还是采用DPD的寄生电感较低）。

同时也研究了最小Rg,int和CGS和gfs的关系，

可以看出，最小必要的Rg,int随着CGS的增加、gfs的减少和芯片数量的减少而减小。

内部门极电阻的存在方式：集成在芯片中和额外的在DBC上进行配置。

对于较小的内部门极电阻可以更容易地集成在芯片中，并且不会明显地影响芯片性能。如果额外地在DBC上添加，首先优化和调整相对容易，但是需要占据DBC的空间，增加模块的复杂性，降低可靠性。

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小结

今天主要聊的是平时一直接触但很少深入了解的一个参数模块内部门极电阻，从自激振荡出发了解最小门极电阻Rg,int和芯片寄生电容、电感和跨导之间的关系。

最小必要的Rg,int随着CDS/CDG的增加、CGS的增加、gfs的减少和芯片数量的减少而减小。

所以，不同的封装，不同的芯片厂家，不同的芯片配置，导致我们在不同模块的规格书中看到的内部栅极电阻都不尽相同。但从灵活性而言，模块内部的栅极电阻越小，外部可调节的范围越大，毕竟最小的门极电阻决定了最大的开关速度，从而决定了最小的开关损耗。

今天的内容希望你们能够喜欢！

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