光学可重构人工智能？
芝能智芯出品
算力时代计算领域正在迅速演变，对更强大、更高效系统的需求不断增长。生成式人工智能推动了数据量在极高速度和极低延迟下的指数级增长。传统的算力系统通常采用单片式设计，将中央处理器（CPU）、内存和I/O接口等所有组件集成到一个单一的芯片上。尽管这种方法多年来一直发挥着重要作用，但在可伸缩性、功耗效率和灵活性方面存在一些局限。这就是Chiplets应运而生的背景。
分散式系统不仅降低了非重复性工程（NRE）、功耗和芯片尺寸，还能根据工作负载/应用需求更容易地升级和扩展。这种方法还提高了产量和成本效益，并增强了系统性能和能源效率。
尽管基于Chiplets的设计带来了诸多好处，但也带来了一个挑战，即如何高效地连接这些Chiplets，形成一个协同工作的计算系统。通用Chiplets互联架构（UCIe）应运而生，解决了这个问题。UCIe是一种标准化的互联技术，旨在提供Chiplets与主板之间高速、低延迟的通信。它充当了将Chiplets紧密结合在一起的“胶水”，确保它们能够作为一个统一的系统无缝协作。它具备高能效性、高带宽密度、低端到端延迟和稳健性等特点。
分散式系统使数据中心运营商能够根据特定工作负载量身定制计算资源，提高资源利用率和能源效率，这在云计算环境中尤为宝贵。高性能计算集群可以从Chiplets的灵活性中受益，允许根据需要添加或替换专用加速器，最大程度地提高计算能力。在边缘计算部署中，空间和功耗限制非常重要，分散式系统可以根据特定的边缘应用（如人工智能推理或数据处理）进行定制。
在最近的TSMC OIP生态论坛上，各种生态系统合作伙伴进行了许多有趣的演讲，涉及分散式系统的演讲来自Alphawave Semi的Letizia Giuliano。
在物理层面，该解决方案包括一个利用硅验证的模拟IP的电气物理层（AFE）。该组件处理诸如时钟、链路训练和旁带信号等基本功能。集成了一个具有多模块物理层逻辑的逻辑物理层，为灵活的封装选项提供了顶层平面图。
UCIe Die-to-Die（D2D）适配器确保了平滑的D2D互连。它管理链路状态，协商对于Chiplets互操作性至关重要的参数，并通过实施CRC和链路级重试机制确保可靠的链路。在协议层面，该解决方案通过Flit-Aware模式本地映射PCIe和CXL协议，并为各种SoC接口提供流媒体协议桥接。此外，Alphawave Semi还提供了一个全面的平台，包括电气、物理封装和协议合规性，以及一套完整的测试工具，以便进行互操作性测试。
以上组件共同构成了一个强大而完整的UCIe解决方案，涵盖了Chiplets互联集成的各个方面，并确保了对分散式系统的无缝功能支持。
Chiplets已经成为System-on-Chip（SoC）设计领域的颠覆性变革，特别是在先进制造工艺中。
与传统技术相比，Chiplets提供了显著优势，允许多样化的SoC设计结构。一个强大和开放的Chiplets生态系统依赖于接口IP，而UCIe Die-to-Die（D2D）标准正在推动这样一个开放的生态系统
