上期话题
有想过吗，高速信号隔直电容为什么是几百NF量级的？
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Q
怎么解释1nf的电容链路整体波形或眼图的幅度拉下来的现象呢，除了电容选对外，还有什么方法来改善这种长“0”长“1”码型对高速信号的影响呢？
感谢各位网友的精彩回答，下面是高速先生的一些观点：
1，首先解释下为什么1nf电容会把波形整体拉下来？其实如果大家理解了电容在低频是高阻抗，衰减很大就能理解了，长“0”或者长“1”就是属于码型中很低频的组成部分，这样的话它的幅度就很小，所谓幅度就是相对0电位的大小，所以就是很低，那高频不怎么受电容衰减的影响，因此长“1”之后的那一位高频的“0”幅度依然很高，因此就呈现出整体拉下来的情况了；
2，当然我们能碰到的问题，行业在制定这个标准时也想到了，因此我们除了电容的大小不能太小来保证之外，还在硬件端加入了一些功能，例如像我们的PCIE4.0的协议就加入了扰码的功能---128B/128B编码方式，当然像更低一点的PCIE2.0的话，就用开销很大的8B/10B编码，这个不同的编码方式高速先生之前的文章也写过了，有兴趣的朋友可以找找之前的文章来看看哈！
（以下内容选自部分网友答题）
虽然电容很小很小，但是其S21参数受到贴片焊盘，焊锡等寄生参数影响，在一定频率后会猛减。所以电容越小不一定越好。
用编码可以去除长零长一带来的影响，比如以太网用曼彻斯特码，网线的通信距离挺长的
@ 欧阳
评分：3分
通俗讲，大电容通低频，小电容通高频。一般的应用准则是电容自谐振频率略大于信号频率。出现的长连0/长连1会导致直流压降和码型的抖动有关，可以通过加扰码防止长连0/长连1出现。
@ 杆
评分：3分
出现幅值被拉低，应该是谐振或者Q值的原因。至于减少长0和长1，用编码可以处理，比如通信原理中说的，比如曼彻斯特，HDB3等
@ Ben
评分：3分
1.电容大了，基线不容易漂，但达到直流平衡的时间会变长，导致链路编码设计时需要更长的前导码。电容小了，可以很快达到直流平衡，但基线很容易飘走2.编码方式优化，插入01来改变长1 或者长0 的情况
@ Sarah
评分：3分
1.长0或者长1时实际频率低，这样大的电容就会时间变长，波形变缓。2.应该有新的通信方式让通信改变长0或者长1的问题吧，3.最好的是编码方式优化
@ Wang
评分：3分
1、幅值被拉下来：电容的特性通高频阻低频造成的，1nF的电容和220nF的低频段的截止频率不一样，1nF电容对低频分量影响更大。
2、长0或者长1：其实应对措施还是挺多的，比如，改变编码方式，如8b10b；改变码型，采用归零码；采用位填充机制（CAN CAN-FD 就是这样的）。
@ 姚良
评分：3分
大道至简：身轻如燕则高效灵活，但难免定力不足；大力出奇迹则可稳如泰山，但难免笨重，行至半路不易调整姿势。交流耦合电容的选择无非也是面临这两个问题：直流平衡和基线漂移。电容大了，基线不容易漂，但达到直流平衡的时间会变长，导致链路编码设计时需要更长的前导码。电容小了，可以很快达到直流平衡，但基线很容易飘走，那么在链路编码设计时，就只能采用更短的平衡编码，避免出现长0或者长1。两者最终都将导致编码效率降低，所以折中最好。
@ imin
评分：3分
说白了就是与传输线端接阻抗组成了一个高通滤波器，这个电容决定了低频截止频率。有公式可以计算该电容最小值的。
@ 布莱恩
评分：2分
建模也要符合现实情况，现实中会加入扰码的，不会出现长0或长1。
@ 李江华
评分：2分
不同意这个结论，由于编码和扰码的存在，pcie码型不会有这么长的0和1。另外值越大的电容，低频时的等效阻抗越低，那为什么不用uF级的电容？印象中220nF的选择跟pcie detect有关
@ pallas
评分：2分
从PCIe3.0开始换成128/130编码之后，可能出现连续1或者连续0的长度比8/10编码要长很多，所以PCIe3.0开始要求220nF隔直电容似乎就是这样的（虽然实际上小一些大概都能用，但总归是会造成裕量越来越小）
@ 黄伟超
评分：2分
拉下来：长0或者长1时实际频率低了，隔直电容又小，所以幅值降低了；别的办法：好像有的通信方式会在长01插入额外的01来减轻这个现象，不记得具体名字叫什么了
@ BSP
评分：2分
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