验证专题2：PCIeGen5、CXL2.0、GPU、SoC验证等|Cadence2023中国用户大会

验证专题 2

对于 PCIe / CXL 验证挑战，INNOSILICON 在 Cadence 的帮助下，开发了先进和高效的解决方案，可以满足功能 sign-off 标准。该解决方案主要包括三部分：Triple-Check Simulation、Qemu Co-Sim、Z1 EMU 和 FPGA 原型验证。Cadence PCIe VIP 和 Triple-Check 测试向量可以节省大量的测试用例开发工作，同时确保基本功能的高覆盖率。在 Cadence Palladium Z1 和 FPGA 的帮助下，可以实现软件固件开发和系统验证的完整性。Z1 和 FPGA 具有不同的优势，不能完全替代彼此。同时，作为 INNOSILICON 自主开发的新的验证方法，QEMU Co-sim 可以让我们在没有硬件限制的情况下运行系统级 PCIe 验证。该解决方案可以覆盖所有不同类型的 PCIe 设备，包括 CXL 类型 3 设备。

本文介绍了一种可以在不插入测试电路的情况下，通过功能仿真案例生成的测试模式来检测小规模数字电路芯片的制造缺陷和故障的方法。通过使用 Cadence Verisium Manage Safety Client，结合 Xcelium Fault Simulator 和 Jasper Functional Safety Verification App （FSV）等核心引擎，为 ATE 模式提供了可靠的覆盖率。该方法对于一些不适合插入测试电路的芯片，如模拟前端芯片，具有很好的应用价值。同时，本文提出的 FCM flow 基于 CDNS Xcelium/VManager/JG 的 EDA 工具，可以为该方法的实现提供支撑。

本篇论文介绍了一种基于 Palladium 加速器和 Spirent 测试仪的虚拟以太网测试方案，提供了一种灵活完备的以太网接口测试平台，解决了以太网等高速接口在测试仪下的标准化验证的痛点，具有较好的指导意义。

本文介绍了 Verisium Debug Python API 加速时钟验证的解决方案，提高了时钟模块验证及 SoC 验证的效率，是一个值得推荐和推广的技术方向，也是业内工程师的首选。

该论文介绍了 JaguarMicro 在大型软件定义 SoC 芯片中采用 Cadence Helium Virtual 和 Hybrid Studio 的实践。通过建立虚拟平台并进行软件调试，成功地提前了软件开发和调试的进度。在 RTL 准备充分后，利用 Helium 和 Palladium Z1 系统的集成，实现了从虚拟到混合再到全 RTL 的平滑过渡。通过这种方式，不仅提高了验证效率，还加快了设计进度。

在本公司的 GPU 项目中，使用 Jasper 的 c2rtl app 来验证不同的浮点/整数算子、向量乘法、图像处理等单元，并开发了对应的 work-flow 脚本自动生成验证环境，提供 Makefile 方便快捷的进行 formal 验证及 regression。本文着重介绍了 c2rtl 在算法模块验证中的应用，有比较好的宏观指导意义。